HDL文献资料.doc

刘丹电科一班 2009301510027
HDL(Hardware Description Language),即硬件描述语言,就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。
近年来,FPGA和ASIC的设计规模不断扩大,复杂程度也越来越高,而对逻辑电路及系统的设计时间要求越来越短。这就要求设计人员采用高水平的设计工具来进行设计。随着EDA技术的发展,使用硬件描述语言HDL设计PLD/FPGA成为一种趋势。
硬件描述语言是用文本的形式描述硬件电路的功能,信号连接关系以及时序关系。它虽然没有图形输入那么直观,但功能更强,可以进行大规模,多个芯片的数字系统的设计。
主流的HDL分为VHDL和Verilog HDL。VHDL诞生于1982年。在1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本,IEEE- 1076(简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。 Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的,最初只设计了一个仿真与验证工具,之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功,从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司,使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准,即IEEE Standard 1364-1995。由于GDA公司本就偏重于硬件,所以不可避免地Verilog HDL就偏重于硬件一些,故Verilog HDL的底层统合做得非常好。而VHDL的逻辑综合就较之Verilog HDL要出色一些。所以,Verilog HDL着重强调集成电路的综合,而VHDL强调于组合逻辑的综合。所以笔者建议,你作重于集成电路的设计,则只需Verilog HDL就可以了,若你要进行大规模系统设计,则你就必须学习VHDL。
而就VHDL与Verilog HDL而言,它们既有区别又有联系。它们的比较如下:
数据类型:VHDL 允许使用者自定义数据类型,如抽象数据类型,这种特性使得系统层级的建模较为容易。相比于 VHDL,Verilog HDL 语言的主要数据类型就简单许多,其数据类型的定义完全是从硬件的概念出发。对于初学者来说,这可能是其优点,能将思维概念放在电路设计本身。不过,这也使得 Verilog HDL 在系统级建模的能力较弱,但新一代的 Verilog HDL 语言,如 Verilog-2001 及 SystemVerilog 等,就针对系统级的部分进行了加强,且完全向下兼容。
      (2)可维护性:对于大型设计而言,VHDL 支持如 generate package 及 generic 的语法,这有助于大型设计的维护。在这方面 Verilog HDL 也提供了 genera