多功能数字钟.doc

绪论
FPGA概述
FPGA(Field Programmable Gates Array,现场可编程逻辑器件)为可编程逻辑器件,规模较大,适合于时序、组合等逻辑电路应用场合,实际上是一个子系统部件,这种芯片具有可编程性和实现方案容易改动的特点。概括起来,其由三大部分组成:
一个二维的逻辑块阵列
输入/输出块
连接逻辑块的互连资源,连线资源由各种长度的连线线段组成,其中也有一些可编程的连接开关,它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。
本实验应用的芯片为Altera公司提供的EP1C12Q240C8。
实验目的
掌握较为复杂逻辑电路的设计方法。
进一步学习用VHDL语言描述逻辑电路。
实验要求
设计一个具有校时、校分、清零、保持和整点报时功能的数字钟。
对数字钟采用层次化的方法进行设计,要求设计层次清晰、合理;构成整个设计的功能模块既可采用原理图输入法实现,也可采用文本输入法实现。
数字钟的具体设计要求具有如下功能:①数字钟最大计时显示23时59分59秒;②在数字钟正常工作时可以对数字钟进行快速校时、校分,即拨动开关K1可对小时进行校正,拨动开关K2可对分进行校正;③在数字钟正常工作情况下,可以对其进行不断电复位,即拨动开关K3可以使时、分、秒显示回零;④保持功能是要求在数字钟正常工作情况下,拨动开关K4可以使数字钟保持原有显示,停止计时;⑤整点报时是要求数字钟在每小时整点到来前进行鸣叫,鸣叫频率是在59分53秒、55秒、57秒时为1kHz,59分59秒时为2kHz;⑥要求所有的开关具有去抖动功能。
对设计电路进行功能仿真。
将仿真通过的逻辑电路下载到EDA实验系统,对其功能进行验证。
设计提高部分
增加星期的显示,并有校正功能。
增加闹钟功能,通过开关控制选择,设定时间,显示。
电路设计及工作原理
设计思路
动显
闹钟
本实验是设计一个多功能数字钟,它具有二十四小时计时,模7计数器计星期,清零,保持,校星期、校时、校分等基本功能,同时能整点报时(59分53、55、57秒为1Khz,59分59秒为2Khz),定时闹铃(蜂鸣持续时间为1分钟),动态显示。所以通过设计组合几个模块来完成,大致分为:分频器,二十四小时计时模块(内具计时、清零、保持、校星期、校时、校分等功能)、整点报时模块、闹钟模块、动态显示模块等功能模块。
电路的设计框图如右图示:
分频
星期
时
分
秒
计时
功能模块设计
分频电路
系统提供的频率为48MHz,而我们需要的整点报时
频率有1KHz,
2KHz,1Hz,2Hz,故需要24000分频,48000分频,
24000000分频,48000000分频。用VHDL语言实现该
功能模块的源程序为fengpin1,如下:
library ieee;
use ;
use ;
entity fenpin1 is
port(clk_in,reset : in std_logic;
clk_out0,clk_out1,clk_out2,clk_out3 :out std_logic);
end fenpin1;
architecture st