电子电路设计训练(北航)exp2014verilog.ppt

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添加副标题
实验一
实验次数
第五、六、七、八周，共4次
实验地点
新主楼F535
平时以自有笔记本开发为主，现场实验主要为答疑和检查
我们分得的实验室时段
每周二7、8节
每周四9—12节
每周日5—8节
每周日9—12节
计划八个班协商安排，并适当考虑时段的苦乐公平；有特殊要求的同学请自行和其他同学调整，谢谢
广而告之
目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。
内容：
练习一、简单的组合逻辑设计（含练习题）
练习二、简单分频时序逻辑电路的设计（含练习题）
地点：新主楼F535
时间：(第一次实验由于遇到清明节比较特殊）
下周二(4月1日16:00-18:00):110327-28+调课同学
下周四(4月3日18:00-20:00):110321-23
下周四(4月3日20:00-22:00):110324-26
如果检查不完，和第六周合并一起检查！请注意。
第六周恢复正常排课！
广而告之
联系方法
Verilog
李峭
单击此处添加正文，文字是您思想的提炼，为了演示发布的良好效果，请言简意赅地阐述您的观点。您的内容已经简明扼要，字字珠玑，但信息却千丝万缕、错综复杂，需要用更多的文字来表述；但请您尽可能提炼思想的精髓，否则容易造成观者的阅读压力，适得其反。
何锋
联系方法
新主楼 F710
202教研室——航空电子与总线通信实验室
Avionics and Bus Communications Laboratory(ABC Lab)