高速缓冲存储器的组成与运行原理.ppt

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第三单元 层次存储器系统
第三讲 高速缓冲存储器的组成与运行原理
刘卫东
汇报时间：12月20日
Annual Work
Summary Report
#2022
2
Cache的目的
O1
基本原理
O2
Cache的三种映射方式
O3
提高Cache性能
O4
添加副标题
内容提要
CPU与DRAM性能比较
3
Cache的提出
如何解决这之间的矛盾？
一直以来，CPU和主存储器的速度总是有差距
CPU的发展一直以速度为主，以提高速度为核心
主存的发展一直以容量为主，以提高容量为核心
4
这不是一个技术问题，而是一个经济问题。从技术上说，能制造出多高速度的CPU，就能制造出同样速度的存储器，只不过是我们是否愿意付出如此高的价格。
有没有更好的办法？能否用廉价的高容量存储器实现相对的高速度呢？
5
程序的局部性原理
地址空间
访问概率
程序在一定的时间段内通常只访问较小的地址空间
两种局部性：
时间局部性
空间局部性
6
使用高速缓冲存储器Cache来提高CPU对存储器的平均访问速度。
时间局部性：最近被访问的信息很可能还要被访问。
将最近被访问的信息项装入到Cache中。
空间局部性：最近被访问的信息临近的信息也可能被访问。
将最近被访问的信息项临近的信息一起装入到Cache中。
层次存储器系统
#2022
7
MEMORY
CACHE CONTROL
数据总线
译码选一单元
比较选一行
读过程为例
地址总线
ADDR DATA
CACHE
CPU
8
CACHE的基本运行原理
要解决的主要问题
A
如何从主存地址得到Cache地址？
：
B
如何提高Cache的命中率？

Cache中的内容是否已经是主存对应地址的内容？
9
几个参数
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块（Line）：数据交换的最小单位
命中率（Hit Rate）：命中次数/访问次数
命中时间：访问在较高层次中数据的时间
命中（Hit）：在较高层次中发现要访问的内容
失效率（Miss Rate）：1-命中率
失效损失（Miss Penalty）：替换较高层次数据块的时间+将该块交付给处理器的时间
失效（Miss）：需要在较低层次中访问块
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命中时间<<失效损失
10