2025年vhdl-BCD码减法计数器.doc

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USE ;
USE ;
ENTITY jianfa IS
PORT(clk: IN STD_LOGIC;
q: out std_logic);
END jianfa;
ARCHITECTURE a OF jianfa IS
signal tmph,tmpl:std_logic_vector(3 downto 0);
signal h:std_logic;
begin
process(clk)
begin
if(clk'event and clk='1')then
if(tmpl="0000")then
tmpl<="1001";
tmph<=tmph-'1';
if(tmph="0000")then
tmph<="0011"; --十位
if(tmpl="0000")then
tmpl<="0100"; --个位
q<='1';
h<=not h;
end if;
end if;
elsif(tmpl<"1001"or tmpl="1001")then
tmpl<=tmpl-'1';
end if;
end if;
end process;
process(h)
begin
if(h'event and h='1')then
if(tmpl="0000")then
tmpl<="1001";
tmph<=tmph-'1';
if(tmph="0000")then
tmph<="0000"; --十位
if(tmpl="0000")then
tmpl<="0100"; --个位
q<='1';
h<=not h;
end if;
end if;
elsif(tmpl<"1001"or tmpl="1001")then
tmpl<=tmpl-'1';
end if;
end if;
end process;
end a;