VHDL语言的顺序语句.ppt

VHDL语言的顺序语句
VHDL语言的顺序语句
顺序语句(Sequential Statements)用来实现模型的算法描述。
这些语句从多侧面完整地描述数字系统的硬件结构和基本逻辑功能,
其中包括通信的方式、信号的赋值、多层次的元件例化以及系统行为等。
顺序语句和并行语句是VHDL程序设计中两大基本描述语句系列。
并行语句(Concurrent Statements)用来表示各模型算法描述之间的连接关系。
顺序语句只能出现在进程(PROCESS)、过程(PROCEDURE)、函数(FUNCTION)中。在同一设计实体中,所有的进程是并行执行的,每个进程内部是顺序执行的。
顺序语句是相对于并行语句而言的,其特点是按程序书写的顺序自上而下、一条一条地执行的。利用顺序语句可以描述数字逻辑系统中的组合逻辑电路和时序逻辑电路。
VHDL有如下六类基本顺序语句:
信号赋值语句
变量赋值语句
1、赋值语句
2、流程控制语句
3、等待语句
4、子程序调用语句
5、返回语句
6、空操作语句
IF语句
CASE语句
LOOP语句
NEXT语句
EXIT语句
RETURN语句
NULL语句
WAIT语句
过程调用
函数调用
变量的说明和赋值限定在顺序区域内,即只能在进程或子程序中使用,它无法传递到进程之外。
目的信号<= 表达式;
例:y<=‘1’;
例:x:=15;
信号赋值可以在顺序区域内作顺序语句,也可以在结构体中当作并行语句使用。
1、赋值语句
A、变量赋值语句
B、信号赋值语句
目的变量:= 表达式;
2、流程控制语句
第一种
A、IF 语句
IF 条件句 THEN 顺序语句;
END IF;
例:IF (SET=’1’) THEN
c<=b
END IF;
例: IF (sel=’1’) THEN
c<=a;
ELSE
c<=b;
END IF;
第二种
IF 条件句 THEN 顺序语句1;
ELSE 顺序语句2;
END IF;
第三种
IF 条件句1 THEN 顺序语句1;
ELSIF 条件2 THEN 顺序语句2;
…
ELSIF 条件n THEN 顺序语句n;
ELSE 顺序语句n+1;
END IF;
例用IF语句描述一个四选一电路
LIBRARY IEEE;
USE IEEE. ;
ENTITY mux4 IS
PORT (input: IN STD_LOGIC_VECTOR (3 DOWNTO 0);
sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);
Y: OUT STD_LOGIC);
END mux4;
ARCHITECTURE rt1 OF mux4 IS
BEGIN
PROCESS (input, sel)
BEGIN
IF (sel=”00”) THEN Y<=input (0);
ELSIF (sel=”01”) THEN Y<=input (1);
ELSIF (sel=”10”) THEN Y<=input (2);
ELSE Y<=input (3);
END IF;
END PROCESS;
END rt1;