EDA(electronic design automation)电子设计自动化
FPGA全称 field programmable gate array现场可编程门阵列
CPLD plex programmable logic device可编程逻辑器件
VHDL 全称 VHSIC hardware description language标准硬件描述语言
综合:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。综合过程将把软件设计的HDL描述与硬件结构挂钩,是将软件转化为硬件电路的关键步骤。综合就是将电路的高级语言(如行为描述)转换成低级的,可与FPGA/CPLD的基本结构相映射的网表文件或程序。
基于EDA软件的FPGA/CPLD开发流程图 P12
时序仿真:就是接近于真实器件运行特性的仿真,仿真文件中已包含了器件硬件特性参数。
功能仿真:是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求。
IP就是知识产权核或知识产权模块的意思。
IP分软IP、硬IP、固IP。
软IP:不涉及用什么具体电路元件。
固IP:完成了综合的功能块。
硬IP:提供设计的最终阶段产品:掩模。
IP模块的优化设计(四最):芯片面积最小、运行速度最快、功率消耗最低、工艺容差最大。
可编程器件的演变过程(了解):20世纪70年代,PROM,PLA;70年代末,PLA改进成PAL;80年代初,发明了GAL;80年代中期,产生FPGA,又推出EPLD比GAL有更高的集成度;80年代末,CPLD;90年代后,加法器、乘法器、RAM、CPU、DSP核等。
PLD器件从结构上分为两类:一类属乘积项结构器件,如CPLD。另一类是基于查表结构的器件,如FPGA。
逻辑门符号表 P28 P68
VHDL程序结构:源、程序包、实体、配置
实体名:不应用数字或中文定义实体名,也不应用与EDA软件工具库中已定义好的元件作为实体名称(ro2、latch),且不能用数字起头的实体名。
端口模式:IN、OUT、INOUT、BUFFER。
数据类型必须严格定义取值范围和数值类型。
WHDL赋值语句(常量、变量)<= (信号):=
STD_LOGIC定义数据类型:(全部单引号) ‘U’‘X’‘ 0’‘ 1’‘ Z’‘ W’‘ L’‘ H’‘-’
‘U’表示未初始化,‘ X’表示强未知,‘ 0’表示强逻辑0, ‘1’表示强逻辑1, ‘Z’表示高阻态, ‘W’表示弱未知,‘ L’表示弱逻辑0, ‘H’表示弱逻辑1,‘-’表示忽略。
在一个结构体中可以包含任意个进程语句结构,所有的进程语句都是并行语句。
并置操作符&
三种上升沿检测:CLK’EVENT AND CLK=‘1’、CLK=‘1’AND CLK’LAST_VALUE=‘0’、RISING_EDGE()。
判断整数常量书写方式对错 P85
数据对象分为:常数、变量、信号
信号与变量赋值语句功能的比较
比较对象
信号SIGNAL
变量VARIABLE
基本用法
用于作为电路中的信号连线
用于作为进程中局部数据存储单元
适用范围
在整个结构体内的任何地方都能适用
只能在所定义的进程中使用
行为特性
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