EDA实验1.doc

闽江学院电子系
实验报告
学生姓名:赖金水
班级:09电信本2 班
学号:120091003226
课程:EDA实验
实验题目:组合逻辑电路的设计
实验地点:A210
实验目的:,学习简单组合逻辑电路的设计,多层次的电路设计,仿真和硬件测试。
\CPLD的设计过程,并比较原理图输入和文本输入的优势。
实验内容:利用quartus2完成2选1多路选择器的文本编辑好仿真测试等步骤。最后在实验系统上进行硬件测试,验证本项目的功能。
VHDL语言程序如下:
LIBRARY IEEE;
USE ;
ENTITY muxa IS
PORT ( a, b : IN STD_LOGIC;
s : IN STD_LOGIC;
y : OUT STD_LOGIC );
END ENTITY muxa;
ARCHITECTURE one OF muxa IS
BEGIN
y <= a WHEN s = '0' ELSE b ;
END ARCHITECTURE one ;
仿真步骤:打开波形编译器。选择file——>new,,在new窗口中选择vector waveform file选项。单机 ok,即出现空白的波形编译器,在name下双击鼠标出现 node finder窗口在filter下拉选项中选pin 然后单击 list 就能找到工程的所有端口引脚名,然后进行波形输入。最后保存,然后启动仿真器,选择process
——》start simulation,直到出现simulation was essful ,仿真结束
2
将上述的多路选择器堪称是一个元件 mux21a,利用于艳丽图书出发完成3选一多路选择器,并存于同一目录编译,综合,仿真本例程,并对其仿真波形进行分析说明。最后硬件测试
,用力划语句写出8位并行2进制全加器的定存文件,编译,综合,仿真本例程,并对其仿真南波形作出分析说明。最后硬件测试
VHD语言:
LIBRARY IEEE;
USE ;
ENTITY H_ADDER IS
PORT (A, B : IN STD_LOGIC;
CO, SO : OUT STD_LOGIC );
END ;
ARCHITECTURE ONE OF H_ADDER IS
BEGIN
SO <= A XOR B;
CO <= A AND B;
END ;
LIBRARY IEEE;
USE ;
ENTITY F_ADDER IS
PORT (AIN, BIN, CIN : IN STD_LOGIC;
COUT, SUM : OUT STD_LOGIC );
END ENTITY F_ADDER;
ARCHITECTURE FD1 OF F_ADDER IS
COMPONENT H_ADDER IS
PORT (A, B : IN STD_LOGIC;
CO, SO : OUT STD_LOGIC );
PONENT