硬件课程设计（论文)-基于FPGA的数字时钟设计.doc

信息与控制工程学院硬件课程设计说明书
基于FPGA的数字时钟设计
学生学号:
学生姓名:
专业班级:
指导教师:
职称: 教授
起止日期: ~
吉林化工学院
Jilin Institute of Chemical Technology
硬件课程设计任务书
一、设计题目:基于FPGA的数字时钟设计
二、设计目的
+plusII进行可编程逻辑器件设计的方法;
、译码器及LED动态扫描显示驱动电路设计的方法;
(VHDL)层次化设计方法;
+plusII进行软件仿真及对可编程逻辑器件进行硬件下载的方法。
三、设计任务及要求
设计并实现数字钟。下载芯片:EPF10K10LC84(Altera的FLEX10K系列芯片)。
时钟基本功能:、分、秒显示,24小时循环计时功能;(调时/对时)功能。可扩展其它功能。
四、设计时间及进度安排
设计时间共三周(~),具体安排如下表:
周安排
设计内容
设计时间
第一周
学习可编程逻辑器件开发工具Max+plusII的使用及原理图输入设计方法,熟悉硬件电路(显示及驱动电路),学习VHDL,设计时、分、秒模块,并进行软件仿真。
-
第二周
学习可编程逻辑器件的文本输入层次化设计方法,设计数字钟的译码、动态扫描及整点报时模块,设计数字钟顶层电路,下载实现数字时钟的基本功能。
-
第三周
实现基本要求之外的其它扩展功能;用PROTEL软件绘制整体硬件原理图;撰写并完成硬件课程设计说明书,测试硬件设计作品的功能,进行课程设计答辩。
-
五、指导教师评语及学生成绩
指导教师评语:
年月日
成绩
指导教师(签字):
目录
硬件课程设计任务书 I
第1章设计的硬件平台及开发工具 1
硬件平台 1
开发工具 1
第2章数字时钟的设计方案及FPGA的顶层设计 2
数字钟整体设计方案 2
数字钟的功能 2
硬件要求 2
引脚说明以及设计方案 2
可编程逻辑器件FPGA的顶层设计 2
第3章数字时钟的底层模块设计 4
秒模块设计 4
秒模块VHDL程序 4
秒模块的仿真实现 5
分模块设计 6
分模块VHDL程序 6
分模块的仿真实现 7
时模块设计 7
时模块VHDL程序 8
时模块的仿真实现 9
动态显示扫描模块设计 9
动态显示扫描模块VHDL程序 9
动态显示扫描模块的仿真实现 10
段码译码模块设计 11
段码译码模块VHDL程序 11
段码译码模块的仿真实现 12
整点报时模块设计(发挥部分) 12
整点报时模块VHDL程序 12
整点报时模块的仿真实现 13
第4章数字时钟的设计实现 14
14
14
接口设置 14
器件编程的下载 14
硬件电路连接 15
硬件电路连接说明 16
结论 17
参考文献 18
附录 19
第1章设计的硬件平台及开发工具
硬件平台
本设计基于复杂可编程逻辑器件(CPLD/FPGA)设计并实现数字时钟。采用Altera公司的器件进行设计,开发调试时采用Altera的FPGA芯片FLEX10K10LC84,设计完成后下载生成数字钟硬件于Altera的CPLD芯片EPM7128SLC84中,实现数字钟功能。
利用Altera可编程逻辑器件开发实验系统进行设计。系统提供FPGA/CPLD下载板及相应的其它硬件资源。时钟的时间显示采用6位LED数码管(动态扫描驱动方式),采用系统提供的1Hz脉冲输出作为时钟的秒输入。按键作为调准时、分及秒清零的功能键。蜂鸣器和发光二极管用于产生整点时的声光报时信号。
开发工具
利用Altera的可编程逻辑器件开发工具MAX+PLUSⅡ,采用原理图输入的设计方法进行数字钟的设计与调试。MAX+PLUSⅡ是一个集成的软件开发平台,提供了从设计输入、编译、器件适配、软件仿真到器件下载的全部功能。图1-1为工具环境。
图1-1 MAX