EDA技术与verilog HDL实验 PPT幻灯片.ppt

EDA技术与verilog HDL实验_PPT幻灯片首先完成2选1多路选择器的Verilog HDL描述
首先参照预备知识和第5章给出的步骤,利用QuartusⅡ()和仿真测试等步骤,给出()的仿真波形。
【实验1程序1】
module mux21a (a, b, s, y);
input a,b,s;
output y;
reg y;
always @(a or b or s)
begin
if (s==1'b0)
begin
y<=a;
end
else
begin
y<=b;
end
end
endmodule
2选1多路选择器的Verilog HDL描述
2选1多路选择器的Verilog HDL描述
图4-3 mux21a功能时序波形
实验
(1) 实验目的:熟悉QuartusⅡ HDL文本设计流程全过程,学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
(2)实验内容1:首先参照预备知识和第11章给出的步骤,利用QuartusⅡ()和仿真测试等步骤,给出()的仿真波形。最后在实验系统上进行硬件测试,实际验证本项设计的功能。
(3)实验内容2:完成多路选择器,把mux21a看成是一个元件,利用元件例化模块语句描述,并将此文件放在同一目录E:\:
【实验1】简单组合电路的设计(三选一电路)
实验
(3 )实验内容2:module MUXK (a1, a2, a3, s0, s1, outy);
input a1, a2, a3, s0, s1;
output outy;
wire outy;
wire tmp;
mux21a u1 (.a(a2),.b(a3),.s(s0),.y(tmp));
mux21a u2 (.a (a1),.b (tmp),.s (s1),.y (outy));
endmodule
【实验1】简单组合电路的设计(三选一电路)
module stimulus;
parameter DELY=10;
reg IN0, IN1, IN2;
reg S1,S0;
wire OUTPUT;
MUXK mymux(IN0,IN1,IN2,S0,S1,OUTPUT);
// Define the stimulus module (no ports)
always #(DELY) IN0=~IN0;
always #(DELY/2) IN1=~IN1;
always #(DELY/3) IN2=~IN2;
initial
begin
IN0=0; IN1=0; IN2=0;
$display("IN0=%b, INI=%b, IN2=%b\n",IN0,IN1,IN2);
S1=0; S0=0;
#40 $display("S1=%b,S0=%b,OUTPUT=%b\n",S1,S0,OUTPUT);
S1=0; S0=1;
#40 $display("S1=%b, S0=%b, OUTPUT=%b\n",S1,S0,OUTPUT);
S1=1; S0=0;
#40 $display("Sl=%b, S0=%b, OUTPUT=%b\n",S1,S0,OUTPUT);
S1=1; S0=1;
#40 $display("S1=%b, S0=%b, OUTPUT=%b \n",S1,S0,OUTPUT);
#10 $finish;
end
endmodule
实验
、综合、仿真。并对其仿真波形(图5-23)作出分析说明。
图4-42 仿真波形
【实验1】简单组合电路的设计(三选一电路)
实验
图4-43 实验4-1引脚锁定
【实验1】简单组合电路的设计(三选一电路)
引脚对应情况
实验板位置三选一信号通用目标器件引脚名目标器件EPM7128S-PL84引脚号
1、键1: S0 PIO0 4
2、键2 S1 PIO1 5
3、输入a3 CLOCK5 75
4、输入a2 CLOCK0 2
5、输入a1 CLOCK2 70
6、输出信号 outy SPKER 81