nc-verilog.ppt

NC-Verilog
NC-Verilog概述
Cadence的仿真工具NC-Verilog simulator
在NC-Launch上进行设计仿真
在SimVision分析环境下对设计中的问题进行调试
NC-Verilog概述
在NC-Launch(用于管理大型设计的图形交互接口)上进行设计的仿真。NCLaunch帮助你配置和启动编译器,描述器和仿真器。
NC-Verilog概述
在SimVision分析环境下进行对设计中的问题的调试。
SimVision是一个candence 仿真器统一的图形化的调试环境。SimVision可以用于调试用verilog,vhdl,SystemC或者它们混合写成的数字,仿真,或数模混合电路的设计。
两种模式运行SimVision
Simulate模式
在Simulate模式下你可以实时的看到仿真的数据。也就是说,你可以在仿真的过程中就进行数据的分析。你可以通过对设计设置断点和分步来达到控制仿真的。
控制台窗口 Console Window 源浏览器 Source Browser
设计浏览器 Design Browser 循环阅读器 Cycle Viewer
原理图追踪 Schematic Tracer 信号流浏览器 Signal Flow Browser
波形窗口 Waveform Window 寄存器窗口 Register Window
两种模式运行SimVision
Post-processing environment (PPE)模式
在PPE模式下,对仿真结果数据的分析是在仿真过程结束了后进行的。除了仿真器之外,你能访问所有的SimVision的工具。要在PPE模式下运行,你必须先对设计进行仿真,然后把仿真的资料存到一个文件中,你可以随时从simulation模式切换到PPE模式,但是不能在PPE模式切换到simulation模式中去。
准备工作介绍
在仿真已有的设计以前,必须编译和描述它。编译过程将把源文件中的用HDL编写的单元编译成内在的描述。描述设计将在设计的实例化,结构化信息的基础上建立设计的层次结构,建立信号的连接,计算所有对象的初始值。编译,描述和仿真自己的设计要用到以下的工具:
Ncvlog: 编译Verilog源文件。
ncelab 描述设计并且生成仿真的snapshot。
ncsim 对snapshot进行仿真仿真。
准备工作介绍
本例将演示如何在多步实现(multi-step)的模式下使用NCLaunch。
文件路径:
cp –r ../eda297/nc .
cp -r ../eda297/dc .
启动NClaunch
在拷贝了源文件的文件夹下面启动
nclaunch -new &
多步模式(Multiple Step)使用ncvlog和ncelab命令来编译和描述你的设计;单步模式(Single Step)使用ncverilog命令。选择多步模式。
选择多步模式
Multiple step