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数字电子钟设计
摘要
所谓数字钟,是指利用电子电路构成的计时器。相对机械钟而言,数字钟能达到准确计时,并显示小时、分、秒,同时能对该钟进行调整。在此基础上,还能够实现整点报时,定时报闹等功能。
设计过程采用系统设计的方法,先分析任务,得到系统要求,然后进行总体设计,划分子系统,然后进行详细设计,决定各个功能子系统中的内部电路,最后进行测试。
本文针对简易数字钟的设计要求,提出了两种整体设计方案,在比较两个方案的优缺点后,选择了其中较优的一个方案,进行由上而下层次化的设计,先定义和规定各个模块的结构,再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片,分析各芯片是否适合本次设计,选择较合适的芯片进行设计,最后将设计好的模块组合调试,并最终在protues下仿真通过。
关键词:数字电子钟校时报时子系统
1前言
由于现代社会的数字电子技术高速发展,电子钟应运而生,又由于电子技术的不断改进,采用中规模的逻辑器件可以使电子钟的体积变得很少,实用更加方便,应用更加广泛。
作为电气工程及其自动化专业的学生,我们都应该能够运用学到的数电和抹点知识,去解决和分析一些逻辑电路的问题,继而学会设计具有一定逻辑功能的逻辑器件,这次电子工艺实习给我们一个能力全面提升的契机。
我们设计的电子钟,严格按照设计要求,具有整点报时,调时,调分等功能,而且增加了停止计时,秒信号灯等功能。特别是,我们的调时调分开关,都加上了消抖电路,使用了硬件消抖的方法消抖,这些都是我们组,区别于其他组的地方。
2 设计任务
设计思路
能按时钟功能进行小时、分钟、秒计时,能调时调分,能整点报时,使用3个2位数码管显示。
总体设计
本阶段的任务是根据任务要求进行模块划分,提出方案,并进行比较分析,最终找到较优的方案。
该方案的优点是模块内部简单,基本不需要额外的电路,该方案结构简单,模块间关系较明确,模块外不需使用较多门电路,但不利于功能扩充。
设计方案
设计方案一、采用同步电路,总线结构
时钟信号分别加到各个模块,各个模块功能相对独立,框图如下:
设计方案 1
闹钟
小时
分钟
秒钟
显示
控制
显示总线
控制总线
1Hz信号
设计方案二、采用异步电路,数据选择器
将时钟信号输给秒模块,秒模块的进位输给分模块,分模块进位输入给时模块,切换的时候使用2选1数据选择器进行切换,电路框图如下:
显示
秒钟
分钟
小时
控制
1Hz脉冲信号
闹钟
设计方案 2
该方案用总线结构,主要功能集中在模块内部,模块功能较为独立,模块间连线简单,易于扩展,但设计难度大,门电路数量也比较多。
综上所述,本次设计采用方案一。秒计数和分计数为60进制,时计数为24进制,为了简化设计,秒和分计数采用同一单元。控制模块实现调整时分,现对本方案中的各个主要功能模块的接口定义如下:
(电路图中模块名称为60count,下同。)
实现同步60进制计数,可调整
电源
5v
时钟信号输入
接1Hz的信号源
进位输入
接秒的进位信号,实现秒功能时,接低电平。
进位输出
秒模块接分模块,分模块接时模块
显示输出
接到译码器输入,能闪烁
闹钟比较信号输出
接到闹钟,秒模块悬空
整点报时信号输出
接到响铃,实现响停交替5次响铃
调整使能端
入0有效,有效时,显示信号输出,同时屏蔽进位输入和进位输出,允许调整信号输入。
显示使能端
入1有效
调整信号输入
(24count)
实现同步24进制计数,可调整
电源,时钟信号
同上
进位输入
接分的进位信号
进位输出
秒模块接分模块,分模块接时模块
显示输出
同上
调整使能端,显示使能端,调整信号输入
同上
(60clock,24clock)
实现可与时钟比较,并输出闹铃信号,可调整
电源,时钟信号
同上
闹钟信号输入
秒模块接分模块,分模块接时模块
显示输出
同上
闹铃输出
接到蜂鸣器
调整使能端,显示使能端,调整信号输入
同上
至此,本阶段就结束了。在上面的接口定义中,也可以发现,各个模块紧密联系,电路比较简单,较易实现
3 数字电子钟结构
将时钟信号输给秒模块,秒模块的进位输给分模块,分模块进位输入给时模块,切换的时候使用2选1数据选择器进行切换,电路框图如下:
译码驱动
译码驱动
时十位计数
分频器电路
分频器电路
振荡器电路
译码驱动
译码驱动
译码驱动
译码驱动
时个位计数
分十位计数
分十位计数
秒十位计数
秒十位计数
校时电路
校分电路
图1 数字电子钟结构图
该