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电子设计自动化
第3章
CPLD/FPGA的结构与应用
FPGA - Field Programmable Gate Array
CPLD - Complex Programmable Logic Device
CPLD的结构与工作原理
CPLD是从PAL、 GAL基础上发展起来的高密度PLD器件, 大多采用E2PROM和快闪存储器(Flash Memory)编程技术, 具有高密度、高速度和低功耗等特点。
目前主要的半导体器件公司(如Xilinx、 Altera、 Lattice公司)在各自的高密度PLD产品中都有着自己的特点, 但总体结构大致相同。
CPLD器件中至少包含了三种结构: 可编程逻辑宏单元, 可编程I/O单元和可编程连线阵列(PIA)。
Altera公司的MAX7000A系列器件是高密度高性能的CPLD, 其基本结构如下图所示
CPLD结构与工作原理
图 MAX7000系列的单个宏单元结构
PRN
CLRN
ENA
逻辑阵列
全局
清零
共享
逻辑
扩展项
清零
时钟
清零选择
寄存器旁路
并行
扩展项
通往 I/O
模块
通往
PIA
乘积项选择矩阵
来自 I/O引脚
全局
时钟
Q
D
EN
来自 PIA的 36个信号
快速输入选择
2
(LAB)
CPLD的结构与可编程原理
LAB由16个宏单元阵列组成, 多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起,全局总线由所有的专用输入、 I/O引脚和宏单元馈给信号。
每个LAB包括以下输入信号:
①来自PIA的36个通用逻辑输入信号;
②全局控制信号;
③从I/O引脚到寄存器的直接输入信号。

全局时钟信号
全局时钟信号由高电平有效的时钟信号使能
用乘积项实现一个阵列时钟
CPLD的结构与可编程原理
逻辑阵列
MAX7000系列中的宏单元
乘积项选择矩阵
可编程寄存器

CPLD的结构与可编程原理
图3-1 共享扩展乘积项结构
(1)共享扩展项
尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现, 但对于更复杂的逻辑功能, 如与门不够用, 就需借助其它宏单元的与门, 或者用共享扩展项来实现。

图3-2 并联扩展项馈送方式
并联扩展项
(PIA)
图3-3 PIA信号布线到LAB的方式
CPLD的结构与可编程原理
可把各LAB相互连接构成所需的逻辑, 并把器件中任一信号源连接到其目的地。

是内部信号到I/O引脚的接口部分, 可把I/O引脚配置为输入、输出或双向工作方式。如图所示, 所有I/O引脚都有一个三态缓冲器, 它由全局使能信号中的一个控制, 或者把使能端直接连接到地(GND)或高电平(VCC)上。
接地时, 输出为高阻态, 此时I/O引脚可作专用输入引脚, 当接高电平时, 输出使能有效。