cc集成电路课程设计.doc

课程设计报告
集成电路课程设计
年级: 2010级
学号:
姓名: 师兄
专业: 电子科学与技术(微电子技术方向)
指导老师:
二零一三年七月
摘要
二十一世纪是信息时代,计算机已经应用到人类生活的各个方面,运算器作为计算机中一个非常重要的基础器件,有着不可替代的重要作用。其中乘法器作为运算器的一个重要组成部分,在实际应用过程中有着不可替代的作用。
采用串行的1位乘法方案,即多次执行“加法—移位”操作来实现。这种方法并不需要很多器件。然而串行方法毕竟太慢,自从大规模集成电路问世以来,出现了各种形式的流水式阵列乘法器,它们属于并行乘法器。所以本文主要探究阵列乘法器。阵列乘法器是通过与门、半加器和全加器构成的阵列来实现。比起传统的移位乘法器来说,它的输出延迟低,功耗小具有很好的实用价值。
在m位乘n位不带符号整数的阵列乘法中,“加法—移位”操作的被加数矩阵。每一个部分乘积项(位积)aibj叫做一个被加数。这m×n个被加数{aibj|0≤i≤m-1和0≤j≤n-1}可以用m×n个“与”门并行地产生。显然,设计高速并行乘法器的基本问题,就在于缩短被加数矩阵中每列所包含的1的加法时间。
本文采用cadence全定制流程和ASIC流程深入探究了4位阵列乘法器的相关性质。包括阵列乘法器的原理图以及版图。同时对原理图和版图仿真,进一步确定阵列乘法器的功能、面积、功耗、延时等问题。
关键词: 阵列乘法器 cadence ASIC 半加器全加器
第一章 ASIC设计流程
DV生成网表
编写4位阵列乘法器的Verilog代码,导入DV软件中,生成网表文件。
4位阵列乘法器的Verilog代码如下:
_MulX4 (Z,X,Y);
output[7:0] Z;
input [3:0] X;
input [3:0] Y;
and(Z[0],X[0],Y[0]);
wire W1,W2,W3;
and(W1,X[1],Y[0]);
and(W2,X[2],Y[0]);
and(W3,X[3],Y[0]);
wire A0,A1,A2,A3;
and(A0,X[0],Y[1]);
and(A1,X[1],Y[1]);
and(A2,X[2],Y[1]);
and(A3,X[3],Y[1]);
wire C0,C1,C2,C3,W4,W5,W6;
halfadder ha1(W1,A0, Z[1],C0);
fulladder fa1(W4,C1,W2,A1,C0);
fulladder fa2(W5,C2,W3,A2,C1);
halfadder ha2(C2,A3,W6,C3);
wire A4,A5,A6,A7;
and(A4,X[0],Y[2]);
and(A5,X[1],Y[2]);
and(A6,X[2],Y[2]);
and(A7,X[3],Y[2]);
wire C4,C5,C6,C7,W7,W8,W9;
halfadder ha3(W4,A4, Z[2],C4);
fulladder fa3(W7,C5,W5,A5,C4);
fulladder fa4(W8,C6,W6,A6,C5);
fulladder fa5(W9,C7,C3,A7,C6);
wire A8,A9,A10,A11;
and(A8,X[0],Y[3]);
and(A9,X[1],Y[3]);
and(A10,X[2],Y[3]);
and(A11,X[3],Y[3]);
wire C8,C9,C10;
halfadder ha4(W7,A8, Z[3],C8);
fulladder fa6(Z[4],C9,W8,A9,C8);
fulladder fa7(Z[5],C10,W9,A10,C9);
fulladder fa8(Z[6],Z[7],C7,A11,C10);
endmodule
module halfadder(a,b,sum,cout);
input a,b;
output sum,cout;
and(cout,a,b);
xor(sum,a,b);
endmodule
module fulladder(sum,cout,x,y,cin);
output sum,cout;
input x,y,cin;
wire a,b,c;
xor(a,x,y);
xor(sum,a,cin);
and(b,x,y);
and(c,a,cin);
or(cout,c,b);
endmodule
DV生成的原理图如下:
然后利用语句write -hier -format verilog