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薆EDA资料袃利用工具,采用可编程器件,通过设计芯片来实现系统功能。芁ASIC直译为“专用集成电路”。腿与通用集成电路相比,ASIC在构成的优越性:1)提高了产品的可靠性;2)易于获得高性能;3)可增强产品的保密性和竞争性;4)降低产品的综合成本;5)提高了产品的工作速度;6)缩小了体积,减轻了重量,降低了功耗。芈EDA即电子设计自动化,继承和借鉴前人在电路和系统、数据库、图形学、图论和拓扑逻辑、计算数学、优化理论等。袆EDA技术科粗略分为系统级、电路级和物理实现级三个层次。莁现场可编程ASIC主要是指现场可编程门列FPGA。)函数库引入声明、2)脚位声明、3)逻辑描述。螅侦错:常见的错误方式是:1)电路名称与文件名称不同;2)少分号或括号、3)扩展名格式不对;4)“IF”结构少“ENDIF”;5)使用脚位没有声明、6)引用函数脚位名称错误;7)没有声明有数据类型定义的匹配;8)没有声明函数形式而直接使用。蚄硬件描述语言的描述对象就是待设计电路系统的1)逻辑功能;2)实现该功能的算法;3)选用的电路结构以及其他各种约束条件等。蒁VHDL是最具推广前景的HDL。VHDL超高速集成电路硬件描述语言。羀VHDL的特点(P79)(选择、填空)。(1)VHDL行为描述能力明显强于其他HDL语言;(2)能在设计的各个阶段对电路系统进行仿真模仿;(3)保证了较大规模系统的设计能被高效、高速的完成;(4)通过优化能使对应的结构更小、速度更快、蒇编程时,VHDL将一项工程设计分成“外部端口”和“内部结构”、“功能及其实现算法”两大部分进行描述。莃构成一个完整的VHDL语言程序的5个基本结构:实体、结构体、库、程序包、配置。薁PROCESS语句结构通常由3部分组成:进程说明部分、顺序描述语句部分和敏感信号参数表。莁(填空)常用的库有IEEE库、STD库和WORK库。袅IEEE库:包含STD_LOGIC_1164、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH。蒆VHDL的描述语句分为并行语句和顺序语句。并行语句描述模块之间的连接关系;顺序语句用来实现模型的算法部分。只有进程和子程序内部才能用顺序语句,其他用并行语句。薁(选择题)常用的并行语句有进程语句、并行信号赋值语句(包括信号赋值语句、条件信号赋值语句、选择信号赋值语句)、元件例化语句、生成语句等。薈元件例化语句通常份元件声明与元件例化两部分。蚇顺序语句只要有顺序赋值语句、IF语句、CASE语句、LOOP语句、WAIT语句。膅信号和变量的区别:(1)信号值符号“<=”,变量的赋值语句为“:=”。蚀信号是全局量,变量是局部量罿变量的赋值语句中,该语句一旦执行,其值立刻被赋值新值;变量在进程中,若对同一信号赋值超过两次,则编译器将给出