内存的设计探索.doc

内存的设计探索.doc内存的设计探索静态随机存取内存(SRAM)与缓存器(Register)在各种微处理器(MicroProcessor)的应用系统中是不可或缺的数据存储元件,随着大型的嵌入式系统发展与PDA、SmartPhone的应用趋势,势必对于微处理器内部的内存与缓存器会有大量的需求。本文在介绍通过减少静态随机存取内存和缓存器的MOS元件数量来因应在相同的工艺因素、集成电路面积的要求下使微处理器系统拥有较多的内部存储空间、高密度的高速缓存,并且使用ADS(AdvancedDesignSystem)软件来仿真。从6T到5T 投入减少SRAMcell技术的精神与时间的原由,一是来自于曾经撰写过超频(overclocking)计算机主机板的BIOS自动超频技术,不论主时钟频率如何的调高、CPU工作电压如何的加大、冷却方式如何的优越,最终的程序执行效率与视频显像速度还是受制于动态随机存取内存(DRAM)的读写时序的瓶颈,二是使用PDA搭配市售热门的卫星导航软件需要大量的内部存储器,然而嵌入式微处理器的主存储器仅仅内含了64KBSRAM,即使是再高贵的品牌也会因内存不够而当机。我们早已需要更快的执行效率与更大的内部存储器空间,但是到目前仍然没有足以喂饱我们饥渴的高速、高密度的随机存取内存。随着DRAM从3颗晶体管的记忆细胞(3TDRAMcell)??,而SRAM基本上还是一直停留在6TSRAMcell的阶段,纵使目前XilinxXC4036EXFPGA[1]已经采用了5TSRAMcell,亦因目前的5TSRAMcell必须调整MOS的通道宽度,甚至是MOS的信道长度来达成记忆效应与存取的能力,因此会增加晶体管的泄漏电流,所以有强调低泄漏电流(lowleakagecurrent)的论文发表。图1:6TSRAMcell的电路图图1是传统的6TSRAMcell的电路图,不论是DRAM还是SRAM,每个记忆细胞都要连接到内存数组的字组线(WordLine,WL)与位线(BitLine,BL)才能被寻址及存取,字组线的用途是给予各个记忆细胞拥有自己的地址并且控制数据位的进出,位线则是数据写入与读取的传输线。如图中所示的这6颗晶体管的宽度与长度的参数都是设成Width/Length=,然后经由如图2所示的仿真电路与参数进行电路仿真,并且将仿真的结果与5TSRAMcell和4TSRAMcell的仿真结果互相比较。在参考论文数据[2](Five-transistorSRAMcellwithfinalsizes),在此图中有清楚的标示出各个晶体管的宽度与长度。然而在此文中的5TSRAMcell的组合结构有些许的不同,而且晶体管参数完全与6TSRAMcell的参数一致,甚至是后面的4TSRAMcell的仿真也全是采用相同的信道宽度与信道长度,也由于将所有的晶体管的通道宽度都固定在最小值,会将泄漏电流降到最低,自然拥有低耗电量的特性,而且采用最小的宽度与长度也让集积密度得以提高。图2:4x85TSRAM的仿真电路与参数图如图2所示的仿真电路与参数图是一个包含数据读写电路的32位5TSRAMcell(4-addresses×8-bits)