EDA课程设计报告：数字时钟设计.doc

成绩:
XI’AN UNIVERSITY OF TECHNOLOGY
EDA综合实践
所在院系
自动化与信息工程学院
专业名称
电子信息科学与技术
班级
111
题目
时钟设计(C)
指导教师
XXX
成员
XXX
完成时间
2014年元月

一、设计任务及要求:
设计任务:
数字时钟设计(C)。
要求:
(1)显示6位,分别是小时两位,分钟两位,秒两位;
(2)可手动调节对时;
(3)整点报时功能。

1、实物验收评语及成绩(40%):

2、答辩评语及成绩(30%):
3、报告评语及成绩(30%):

数字时钟设计(C)
一、设计要求
(1)显示6位,分别是小时两位,分钟两位,秒两位;
(2)可手动调节对时;
(3)整点报时功能。
二、数字时钟设计原理
数字时钟设计原理框图:
turn
change
mode
Clk
时钟模块
计时模块
校时模块
时间显示模块
控制模块
报时模块
计时原理:
在计时显示模块中,涉及到的是时分秒各个计数器的设计,“秒计数器”采用60进制计数器,每累计60秒,发出一个“分脉冲”信号,该信号将被送到“分计数器”。“分计数器”采用60进制计数器,每累计60分钟,发出一个“分脉冲”信号,该信号被送到“时计数器”。“时计数器”采用24进制计数器,可实现24小时的累计计数。当计到24小时后,计数清零,如此循环。
2、模式信号mode选择各个功能显示的原理:
使用mode按键产生0、1信号在正常计时功能、校时功能之间的转换。mode信号的作用主要体现在控制模块和时间显示模块中,虽然计时模块中也用到mode信号,但是它只是turn信号将秒信号清零的辅助作用,保证只有在m=0(即普通计时显示)下turn信号清零功能才起作用,在校时功能下只能是分、小时的切换功能。
(1)在控制模块下的作用:
在控制模块下,其实mode和turn信号的作用就是将change数字上加信号按不同的mode和turn分成两个信号,分别是count1(时间显示下的分信号)、counta(时间显示下的小时信号)。
(2)在显示模块下的作用:
同在控制模块下的作用相同。只是将turn信号选出的小时和分钟在同一个mode下一起送至显示模块。
3、时间调整中数字上加的原理:
在时间校时调整模式下,数字的上加不仅受到change信号的作用(即人工调时),还受本身在1Hz信号下计时而随时发生的累加。由于在控制模块下设置了快加的功能,所以有三部分信号对上加起作用,一是快加时以原始时钟的速率上加,二是慢加下的change具体到各模块、各位的count1或counta,三是秒信号记到59向分信号的进位。
源程序
module clock1(clk,clk_1k,mode,change,turn,alert,hour,min,sec,LD_hour,LD_min);
input clk,clk_1k,mode,change,turn;
output alert,LD_hour,LD_min;
output[7:0] hour,min,sec;
reg[7:0] hour,min,sec,hour1,min1,sec1;
reg[1:0] m,fm,num1,num2;
reg[1:0] loop1,loop2,sound;
reg LD_hour,LD_min,clk_1Hz,clk_2Hz,minclk,hclk,alert1,ear,count1,counta;
wire ct1,ct2,cta,ctb,m_clk,h_clk;
always @(posedge clk)
begin
clk_2Hz<=~clk_2Hz;
if(sound==3)
begin sound<=0;
ear<=1;
end //ear 信号用于产生或屏蔽声音
else
begin
sound<=sound+1;
ear<=0;
end
end
always @(posedge clk_2Hz) //由4Hz 的输入时钟产生1Hz 的时基信号
clk_1Hz<=~clk_1Hz;
always @(posedge mode) //mode 信号控制系统在两种功能间转换
begin
if(m==2)m<=0;
else m<=m+1;
end

always @(posedge turn)
fm<=~fm;

always //该进程产生count1,counta两个信号
begin
case(m)
2: begi