数字钟 eda课程设计论文.doc

数字钟 EDA课程设计论文(VHDL2)
2008-10-07 12:46:19| 分类: EDA论文及MULTISI|举报|字号订阅
标签:eda课程设计字钟 eda设计论文 vhdl 数

一、设计要求说明
设计并实现具有一定功能的数字小系统(数字钟)
要求:1、对所有设计的小系统能够正确分析;
2、基于VHDL语言描述系统的功能;
3、在quartus 2环境中编译通过;
4、仿真通过并得到正确的波形;
5、给出相应的设计报告。
难度要求:至少有2层电路,底层电路至少有4中元件。
二、方案论证
该数字钟可以实现3个功能:计时功能、整点报时功能和重置时间功能,因此有3个子模块:计时、报时(alarm1)、重置时间(s1、m1、h1、d1)。其中计时模块有4部分构成:秒计时器(second1)、分计时器(minute1)、时计时器(hour1)和星期计时器(day1)。
秒计时器(second1)是由一个60进制的计数器构成的,具有清0、置数和计数功能。其中reset为清0信号,当reset为0时,秒计时器清0;set 为置数信号,当set为0时,秒计时器置数,置s1的值。clk为驱动秒计时器的时钟,sec为秒计时器的输出,ensec为秒计时器的进位信号,作为下一级的时钟输入信号。
分计时器(minute1)是由一个60进制的计数器构成的,具有清0、置数和计数功能。其中reset为清0信号,当reset为0时,分计时器清0;set 为置数信号,当set为0时,分计时器置数,置m1的值。 clkm为驱动分计时器工作的时钟,与ensec相连接;min为分计时器的输出;enmin为分计时器的进位信号,作为下一级的时钟输入信号。
时计时器(hour1)是由一个24进制的计数器构成的,具有清0、置数和计数功能。其中reset为清0信号,当reset为0时,时计时器清0;set 为置数信号,当set为0时,时计时器置数,置h1的值。 clkh为驱动时计时器工作的时钟,与enmin相连接;hour为时计时器的输出;enhour为时计时器的进位信号,作为下一级的时钟输入信号。
星期计时器( day1)是由一个7进制的计数器构成的,具有清0、置数和计数功能。其中reset为清0信号,当reset为0时,星期计时器清0;set 为置数信号,当set为0时,星期计时器置数,置d1的值。 clkd为驱动星期计时器工作的时钟,与enhour相连接;day为星期计时器的输出。
报时模块(alarm1)的功能是当整点(将min作为该模块的输入信号,min=00)时,alarm输出高电平,并且持续1分钟。
数字钟的工作原理图如下所示:
见相册“EDA课程设计论文-数字钟-仿真波形”图1
三、各模块设计
1、秒计时器(second1)
Library ieee;
Use ;
Use ;
Use ;
Entity second1 is
Port(clk,set,reset:in std_logic;
S1:in std_logic_vector(7 downto 0); ――置数端(秒)
Sec:buffer std_logic_vector(7 downto 0); ――秒输出端
Ensec:out std_logic); ――秒计时器的进位,用来驱动分计时器
End;
Architecture a of second1 is
Begin
Process(clk,reset,set,s1)
Begin
If reset='0' then sec<="00000000"; ――对秒计时器清0
Elsif set='0' then sec<=s1; ――对秒计时器置s1的数
Elsif clk'event and clk='1' then
if sec=59 then sec<="00000000";ensec<='1'; ――重复计数并产生进位 else sec<=sec+1;ensec<='0'; 以驱动下一级
end if;
end if;
End process;
End;

2、分计时器(minute1)
略.

3、时计时器(hour1)
Library ieee;
Use ;
Use ;
Use ;