EDA课程设计.doc

西安建筑科技大学课程设计(论文)任务书
专业班级: 电子信息1201 学生姓名: 宋弘扬指导教师(签名):
课程设计(论文)题目
数字时钟的设计
二、本次课程设计(论文)应达到的目的
1、学生学会使用可编逻辑器件,学会使用相应的器件完成一定的设计任务,希望能在电子设计自动化方面得到严格的能力训练,并且为学生毕业后进入电子设计领域打下坚实的理论和实验基础。
2、熟练掌握VHDL语言,熟练掌握MAX+ plus II开发环境进行程序开发,应用VHDL语言设计各种组合逻辑电路、时序逻辑电路、小型的数字系统。
三、本次课程设计(论文)任务的主要内容和要求(包括原始数据、技术参数、设计要求等)
(1)数字时钟的设计:设计一个能显示1/10秒、秒、分、时的12小时数字钟。
(2)熟练掌握各种计数器的使用,构成十进制、六十进制、十二进制等所需进制的计数器。
(3)需包括整体设计思路和实现方法、系统框图和每个模块的说明,具体模块的实现以及每个模块的仿真分析,包括仿真波形、数据等;
四、应收集的资料及主要参考文献:
1、赵曙光等编著可编程逻辑器件原理、开发与应用西安:西安电子科技大学出版社,2000
2、IC设计基础. 任艳颖,王彬编著. 西安:
3、,翁木云编著. 西安:西安电子科技大学出版社,2002
4、数字系统设计和HDL相关书籍和资料
五、审核批准意见
教研室主任(签字)
一:课程设计的背景与目的
本学期我们完成了《可编程器件技术原理与开发应用》课程的学习,相应的我们了解了有关EDA技术与硬件语言VHDL,通过理论课程与实践结合,已经对VHDL语言和EDA技术设计电路有了基本的了解。
EDA技术
EDA是电子设计自动化的缩写,在20世纪90年代初从计算机辅助设(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的感念发展而来的。EDA技术就是以计算机为工具,设计者在EDA软件平台上,根据硬件描述语言HDL和VHDL完成的设计文件,然后由计算机自动的完成逻辑编译,化简,分割,综合,优化,布局,仿真以及对于特定目标芯片的适配编译和编程下载等工作。
2、硬件描述语言VHDL的特点
用VHDL代码进行设计,电路板的模型及性能可用计算机模拟进行验证。
VHDL元件的设计与工艺无关,与工艺独立,方便工艺转换。
(3)VHDL支持各种设计方法,自底上,自顶向下等;
(4)可以进行从系统级到逻辑级的描述,即混合描述;
(5)VHDL区别于其他的HDL,其代码在不同的系统中可交换建模。
3、课程设计的目的
(1)掌握多级计数器级联的原理和其设计方法;
(2)掌握用VHDL硬件描述语言和原理图的设计思想;
(3)熟悉在MAX+PLUSII开发环境进行程序开发;
(4)了解有关数字系统的设计;
(5)培养我们发现,分析,解决问题的能力。
数字时钟的总体结构设计
数字时钟是计数器的综合应用,,秒钟,分钟,时钟组成。,秒由六十进制计数器组成,分钟由六十进制计数器组成,时钟由十二进制计数器组成,时钟的计时范围是00:00:00:0—11:59:59:9。同时为了显示当前时钟的时间,在设计一个显示电路。另外清零电路只需要输入一些控制信号给时钟电路即可。
,秒模块,分计数模块,小时计数模块,利用VHDL设计数字时钟显示电路的各个模块,并用EDA工具对各个模块进行仿真验证,然后把各个模块进行整合,最后显示相应的输出状态。
显示


秒译码器
分译码器
时译码器

秒计数器
分计数器
时计数器

脉冲
数字时钟的子模块设计
,秒计数器、分钟计数器、小时计数器构成,采用自顶向下的设计方法,子模块利用VHDL语言设计,小时采用12进制,分钟采用60进制,秒采用60进制,。

时钟信号的频率由振荡器产生,时钟电路的输入端CLK是连续脉冲,CLR是高电平系统复位,EN是高电平使能端,,秒的个位以及十位,分钟个位,分钟十位,时钟个位,时钟十位,最后由7个数码显示管显示各位的值。
(1)小时计数器:
LIBRARY IEEE;
USE ;
USE ;
ENTITY HOUR IS
PORT(CLK,EN:IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(7