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《EDA技术》学习情境4:可调数字时钟的CPLD设计任务1:可调数字时钟的计数功能设计可调数字时钟的计数功能设计?了解EDA技术的发展概况?了解PLD的结构及特点?了解MAXII系列CPLD的结构和特点?了解MAXII软件的操作方法?熟悉EDA开发板的组成结构? EDA技术及其发展?更大规模的FPGA和CPLD器件的不断推出;?基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块;?软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认;?SoC高效低成本设计技术的成熟。注:以上三种系统可统称为片上系统,但是却存在一定区别:后两种更强调其可编程性能。知识准备原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载2、JTAG方式下载3、针对SRAM结构的配置4、 FPGA/CPLD设计流程应用FPGA/CPLD的EDA开发流程: 设计输入(原理图/HDL文本编辑)1. 。就是将使用了某种硬件描述语言(HDL)的电路设计文本,如VHDL或Verilog的源程序,进行编辑输入。可以说,应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端,为EDA技术的应用和发展打开了一个广阔的天地。 综合整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。由此可见,综合器工作前,必须给定最后实现的硬件结构参数,它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来,成为相应互的映射关系。 适配适配器也称结构综合器,它的功能是将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作,其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真,同时产生可用于编程的文件。 时序仿真与功能仿真时序仿真功能仿真就是接近真实器件运行特性的仿真,仿真文件中己包含了器件硬件特性参数,因而,仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求的过程,仿真过程不涉及任何具体器件的硬件特性。