赵仕杰 基础实验.doc

赵仕杰______基础实验通达学院2014/2015学年第2学期软件设计实验报告模块名称2对4译码器专业通信工程学生班级120021学生学号12002125学生姓名赵仕杰指导教师2对4译码器设计题目4、设计一个2对4译码器(输入:AB输出:Y3Y2Y1Y0),任务要求真值表如图2。(第二参考文献版)图说VHDL数字电路设计2对4译码器一(软件设计的目的和任务:;、设计与仿真环节使学生熟悉QuartusII环境;、综合题的设计实践,使学生掌握硬件系统设计方法(自底向上或自顶向下),熟悉VHDL语言三种设计风格,并且培养学生应用VHDL语言解决实际问题的能力。(微型计算机2(:设计一个4对2编码器(输入:I3I2I1I0输出:AB),真值表如图1。I3I2I1I0AB0001000010010**********四(—、难点和特色点(1)本题是个较为简单的基础题,原理类似于4对2译码器。(2)在程序设计中,使用case语句判断数组a的取值,然后将不同的赋值语句写入相应的判断语句下,即可达到题目要求。五(:在D盘建立jichu04文件夹,,新建编辑代码页面,选择VHDLfile,点击OK如图::LIBRARYIEEE;;ENTITYzsjISPORT(a:INBIT_VECTOR(1DOWNTO0);y:OUTBIT_VECTOR(3DOWNTO0));ENDzsj;ARCHITECTUREfirstOFzsjISBEGINprocess(a)BEGINcaseaiswhen"00"=>y<="1110";when"01"=>y<="1101";when"10"=>y<="1011";when"11"=>y<="0111";whenothers=>y<=(others=>'0');endcase;ENDprocess;(startanalysis&synthesis),出现综合成功对话框。:按图标或用file菜单下的new…命令,弹出如下对话框:选择vectorwaveformfile后按o