verilog-95标准和标准的比较.docx

,VerilogHDL拥有自己的独有的特点和优势。当然同时作为一门不断完善和发展的硬件描述语言,他同样也具有他的不足之处。VerilogHDL是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言,它是由GDA(GatewayDesignAutomation)公司的PhilMoorby在1983年末首创的,最初只设计了一个仿真与验证工具,之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器verilog-XL,获得了巨大的成功,从而使得VerilogHDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司,使得VerilogHDL成为了该公司的独家专利。CADENCE公司公开发表了VerilogHDL,并成立LVI组织以促进VerilogHDL成为IEEE标准,即IEEEStandard1364-1995。VerilogHDL虽然得到了广泛的应用,但是然们在应用过程中也发同大多数新兴的编程语言一样,有很多的不完善、缺陷。在,OVI(OpenVerilogInitiative)向IEEE提交了一个改善了用户觉得原始的Verilog-1995标准缺陷的新的标准。这一扩展版本成为了IEEE1364-标准,也就是Verilog。Verilog是1995的增补,现在几乎所有的工具都支持Verilog。Verilog也被称作Verilog。作为一个verilog的初学者,基础是最重要的。现在将我在学习中了解到的verilog的IEEE1364-95标准和最新的IEEE1364-标准做一个简单的比较和分析,希望可以在加深我的学习和理解的同时可以方便大家的探讨、学习和补充。我从以几个方面来比较verilogHDL的IEEE1364-1995标准和IEEE1364-的变化:模块声明的扩展1)、Verilog-允许将端口声明和数据类型声明放在同一条语句中,例如:Verilog-1995:Modulemux8(y,a,b,en);output[7:0]y;input[7:0]a,b;inputen;reg[7:0]y;wire[7:0]a,b;wireen;……Verilog-:Modulemux8(y,a,b,en);outputreg[7:0]y;inputwire[7:0]a,b;inputwireen;……2)、Verilog-中增加了ANSIC风格的输入输出端口说明,可以用于module、task和function。例如:Verilog-1995:Modulemux8(y,a,b,en);output[7:0]y;input[7:0]a,b;inputen;reg[7:0]y;wire[7:0]a,b;wireen;……Verilog-:Modulemux8(outputreg[7:0]y;inputwire[7:0]a,b;inputwireen);……3)、对于含有parameter的module,例如:Verilog-1995:Moduleadder(sum,co,a,b,ci);parameterMSB=31,LSB=0;output[MS