EDA实验1.doc

电子信息学院实验报告书课程名:《VerilogHDL程序设计与实践》题目:实验1EDA软件认识实验实验类别【设计】班级:BX1202学号:22姓名:王振成绩:指导教师:钟旭《VerilogHDL程序设计与实践》实验报告-1-1、实验目的(1)初步学会使用XilinxISEFPGA开发环境;(2)通过实验掌握一般Verilog程序设计的流程。2、实验内容、要求(1)现场完成一个4位二进制加法器的Verilog源程序设计和时序仿真验证。要求首先设计一个可综合的加法器,然后设计一个仿真测试用的Verilog程序,从时序上验证整个设计的正确性。(可以参考书关于加法器和仿真测试方面的内容)(2)思考如何用已设计得到的4位二进制加法器构成一个8位加法器(提示使用元件例化)3、实验步骤和程序4位二进制加法器的Verilog源程序设计:modulesy1_1(A,B,CIN,COUT,DOUT);output[3:0]DOUT;outputCOUT;input[3:0]A,B;inputCIN;wire[4:0]DATA;assignDATA=A+B+CIN;assignCOUT=DATA[4];assignDOUT=DATA[3:0];endmodule4位二进制加法器的时序仿真验证:initialbegin//InitializeInputs//$monitor("%gCIN=%bCOUT=%b",$time,CIN,COUT)A=0;B=0;CIN=0;#5CIN=1;#10CIN=0;#10A=2;《VerilogHDL程序设计与实践》实验报告-2-#10B=5;//lobalresettofinish#100;#10$stop;//Addstimulushereend4、测试数据记录和结果分析《VerilogHDL程序设计与实践》实验报告-3-5、实验结论和体会这次实验我现场完成一个4位二进制加法器的Verilog源程序设计和时序仿真验证,并按要求首先设计一个可综合的加法器,然后设计一个仿真测试用的Verilog程序,从时序上验证整个设计的正确性。《VerilogHDL程序设计与实践》实验报告-4-注意事项:(提交报告时请删除本行及以下面内容!),电子报告下周三由课代表统一收齐后上交(请将每个人的报告按学号排列,报告文件名称为本人班级学号_姓名)。,在这文件夹下创建工程。:一为实验现场操作分(包括程序编写、得出结论等),二为报告分。:一为基本步骤,二为程序流程图