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第五章第五章 VHDL VHDL 主要描述语句主要描述语句主要内容主要内容??概概述述??行为描述语句行为描述语句??结构描述语句结构描述语句 概概述述 VHDL VHDL 中中的描述语句了分为的描述语句了分为顺序语句顺序语句(Sequential (Sequential Statements) Statements) 和并行语句和并行语句(Concurrent Statements) (Concurrent Statements) 两大基两大基本系列。本系列。 结构体中并行语句间的关系生成语句元件例化语句进程语句并行信号赋值语句并行过程调用语句块语句条件信号赋值语句 END ARCHITECTURE ARCHITECTURE 信号信号信号信号信号信号 行为描述语句行为描述语句 赋值语句赋值语句赋值语句有两种赋值语句有两种, ,即信号赋值语句和变量赋值语句。即信号赋值语句和变量赋值语句。每一种赋值语每一种赋值语句都有三个基本组成部分,即赋值目标、赋值符号和赋值源。句都有三个基本组成部分,即赋值目标、赋值符号和赋值源。信号赋信号赋值语句和变量赋值语句的语法格式如下值语句和变量赋值语句的语法格式如下: :信号赋值目标信号赋值目标<= <= 赋值源赋值源; ; 变量赋值目标变量赋值目标:= := 赋值源赋值源; ; 标识符、数组元素目标的赋值语句示例如下: SIGNAL s1, s2: STD_LOGIC ; SIGNAL array 1: STD_LOGIC_VECTOR (0 TO 3); PROCESS (s1) VARIABLE v1, v2: STD_LOGIC ; BEGIN V1 := ‘0’; V2 := ‘1’; S1 <= s1 AND s2; S2 <= s1 OR s2; array 1(0) <= V1; array 1(1) <= V2; array 1(2) <= S1; array 1(3) <= S2; END PROCESS ; 并行信号赋值语句并行信号赋值语句 1. <= <= 延迟选项延迟选项表达式表达式延迟表达式; 延迟表达式; 例 四位并行加法器的数据流描述。 LIBRARY IEEE ; USE . ALL ; USE ENTITY ADD4 IS PORT ( A: IN STD_LOGIC_VECTOR (3 DOWNTO 0); B: IN STD_LOGIC_VECTOR (3 DOWNTO 0); CIN : IN STD_LOGIC ; SUM : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0); COUT : OUT STD_LOGIC ); END ADD4; ARCHITECTURE ADD4_concurnt OF ADD4 IS -- 定义包含有进位的 SUM 信号 SIGNAL SUMINT: STD_LOGIC_VECTOR ( 4 DOWNTO 0); BEGIN SUMINT <= ('0' & A) + ('0' & B) + ("0000" & CIN) AFTER 10 ns; COUT <= SUMINT(4) AFTER 15 ns; SUM <= SUMINT(3 DOWNTO 0) AFTER 15 ns; END ADD4_concurnt; 并行信号赋值语句(续并行信号赋值语句(续 1 1) ) 2. 2. 条件信号赋值语条件信号赋值语句句赋值目标赋值目标<= <= 表达式表达式 WHEN WHEN 赋值条件赋值条件 ELSE ELSE 表达式表达式 WHEN WHEN 赋值条件赋值条件 ELSE ELSE ……表达式表达式; ; 例 3 选1多路选择器的行为描述。 并行信号赋值语句(续并行信号赋值语句(续 2 2) ) 2. 2. 条件信号赋值语条件信号赋值语句句例 3 选1多路选择器的行为描述。 LIBRARY IEEE; USE ; ENTITY mux31 IS PORT (a, b, c : IN STD_LOGIC ; en1, en2 : IN STD_LOGIC ;