EDA数字抢答器课程设计.doc

数字电路课程设计课题名称: 学院: 班级: 学号: 姓名: 2 一、设计任务在许多比赛活动中,为了准确、公正、直观地判断出第一抢答者,通常设置一台抢答器。通过抢答器的数显、灯光和音响等手段指示出第一抢答者。同时,还可以设置定时、记分、犯规及奖惩记录等多种功能。基本要求: 1、设计制作一个可容纳 8 个组别参赛的抢答器, 每组控制一个抢答开关, 分别为 S0、 S1、 S2、 S3、 S4、 S5、 S6、 S7。 2、设置主持人控制键: reset 是用于控制整个系统清零的按钮; restart 是开始新一轮抢答; begin 是用于发布抢答开始命令的按钮。同时设置抢答定时电路, 且计时起点与抢答命令 J1 同步, 计时终点是第一个抢答者的抢答信号到来, 超时面无人抢答则题目作废。 3、系统具有第一抢答信号鉴别和锁在功能。在主持人发布抢答命令之后, 第一抢答者按下抢答按钮后,电路应记忆下第一抢答者的组别,并封锁其他各组的按钮,即其他任何一组按键都不会使电路响应。 4、系统以三种方式指示第一抢答者:其一是点亮发光二级管 LED ,表示各组的发光二级管分别为 L0、 L1、 L2 …… L7 ;其二是 LCD 显示 TEAM: 队伍编号;其三是在第一抢答者产生时,扬声器以“嘀—嘟”双频音响持续响 1s。扩展功能: 1、系统具有提前抢答的犯规记录功能, 即在主持人抢答命令 J1 有效前按下抢答键, 这时扬声器发出特殊的高频音响。同时,组别显示数码管和 LED 指示灯都指示出该犯规组别。 2、设计计分电路。计分电路可预置 50分, 然后以每次加 1 分和减 1 分进行加/ 减计 3 分。 3、限时抢答。设置从发布抢答命令开始到最终时间的计时, 最终时间过后, 如有组别断续抢答视为犯规。二、设计要求 1、分析设计任务, 拟订多种设计方案, 根据当时的制作条件, 选定其中的一种方案绘制设计系统框图和设计流程。 2、设计各部分单元电路图(或 VHDL 描述) 。计算参数,选定元器件型片 ASIC 。 3、安装、调试硬件电路,或制作以 FPGA/CPLD 为基础的专用集成电路芯片 ASIC 。 4、电路测试、分析所要求的各项功能和指标,或对 VHDL 描述的电路作功能仿真和时序仿真,对 ASIC 芯片作脱机运行。 5、运行制作的硬件电路, 操作各项设计功能是否正常、稳定, 交验并演示所设计制作的电路装置。 6、总结设计中各主要环节的资料,整理、打印出规范的设计报告。三实验原理框图抢答按钮主持人按钮控制电路第一信号鉴别时间显示计时电路组别指示灯计分显示组别显示音响电路 4 当主持人设置答题时间后, 启动开始抢答按键时, 抢答鉴别模块进入工作状态, 选手可以进行抢答,同时抢答定时器开始从 10 秒递减;当时间未减少到 0 秒时,有选手抢答,报警电路发出警报,则抢答鉴别模块锁存该选手的号码,其他选手抢答无效,同时,译码显示选手编号,定时器不再递减;当定时器时间减少到 0 秒时, 表示抢答时间到,发出警报,选手抢答无效。抢答选手的号码和抢答时间的倒计时分别显示在 LCD 显示屏上。四键盘按键对应功能: 1234 5678 ( re) start BEGIN +1分-1分重置为初始分数五方案设计(系统的模块结构) 1、抢答流程整个抢答过程分为几个不同的状态,故用状态机来实现。程序 library ieee; use ; entity qiangda is port (reset, en, baojing, clk :in std_logic; St0 St1 St2 EN=1 EN=0 baojing=1 baojing=0 5 start1, start2, jishi :out std_logic ); end qiangda; architecture ztj of qiangda is type states is (st0, st1, st2 ); signal st :states; begin process( clk, reset, en, baojing ) begin if reset ='1' then st <= st0; jishi <= '0'; start1 <= '0'; start1 <= '0'; elsif clk'event and clk ='1' then case st is when st0 => if en ='1' then st <= st1; start1 <= '1'; start2 <= '0'; jishi <= '1'; else st <= st0; end if; when st1 => if baojing ='1' then st <=