EDA一位全加器.doc

南昌大学实验报告
学生姓名： 邱永洪 学 号： 专业班级： 中兴101
实验类型：□ 验证 □ 综合 ■ 设计 □ 创新 实验日期：2012、10、12
实验一 一位二进制全加器设计实验
实验目的
1、学习Quartus II的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用；
2、熟悉设备和软件，掌握实验操作。
实验内容与要求
（1）在利用VHDL编辑程序实现半加器和或门，在主层中进行应用。熟悉层次设计概念；
（2）给出此项设计的仿真波形；
（3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。
三、设计思路
1 ，一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为
a
b
so
co
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
其中a为被加数，b为加数，co为本位向高位进位，so为本位和
因而可得表达式为： co=ab 而so= ab+ab =a⊕b
其VHDL文本如下
LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法
USE ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
BEGIN
so <= NOT(a XOR (NOT b)) ; co <= a AND b ;
END ARCHITECTURE fh1;
2，而全加器的真值表如下;
ain
bin
cin
count
sum
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
其中ain为被加数，bin为加数，cin为低位向本位的进位，count为本位向高位的借位，sum为本位和
所以，一位全加器的表达式如下：
　　Sum=ain⊕bin⊕cin 　　
count=ainbin+cinain+cinbin
3，或门VHDL文本如下
LIBRARY IEEE ; --或门逻辑描述
USE ;
ENTITY or2a IS
PORT (a, b :IN STD_LOGIC;
c : OUT STD_LOGIC );
END ENTITY or2a;
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b ;
END ARCHITECTURE one;
四