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2016全新精品资料-全新公文范文-全程指导写作 –独家原创 2 / 12
cpld基础实验报告
篇一：CPLD课程
CPLD课程
八周的CPLD及电子CAD实验结束了，回忆着过去八周的学习，收获很多。这八周的学习，是我从一个对CPLD完全没有概念的人变得能完成数字时钟及其扩展，其中虽然遇到了很多困难，但当困难被克服，实验结果出来是的喜悦是难以言状的。下面，分别讲述这八次课的收获和。
学习上，学到了知识，肯定是不小的收获，但在学习之外，我也收获了很多，首先，做实验的时候是既有分组又有合作的的，说道合作，我们了解了一个团队协作的重要性，开始的时候，由于和搭档不认识，出现过一些矛盾，但后来，我们明白了，只有协作，才能更好的完成一项工作。所以，这是我的一个很重要的收获。
回归正题，讲讲学习的收获。
首先，实验所使用的软件是：MAX+PLUSII,共完成了数字时钟及其调时，整点报时，秒表和闹钟的应用等，分别应用了文字及图形的编程方法，将所设计的电路功能下载到EPIK30TC144-1器件，以实现我们所需要的功能。
数字时钟可实现的功能
1、时、分、秒六位数码管显示（标准时间23点59分59秒）；
2、具有小时、分钟校准功能；
整点报时：55，56，57，58，59低音响，整点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)。
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3、跑表:最大计时99秒99毫秒。独立的跑表功能，不影响数字钟正常工作。
4、定时闹钟：可在00:01到23:59之间由用户设定任一时间，到时报警。
第一课：10进制、6进制计数器
对于以上计数器，采用VHDL代码书写，（截屏如下）
图一：10进制VHDL文本
在书写VHDL文本时，应当注意文字的准确性和无错误，最值得注意的是：保存文本时应注意其文件扩展名一定要为VHD，且要注意前后文件明要保持一致。文本通过调试无错误后，接着要分配管脚，
启动MAX+PLUS~Floorplan Editor菜单命令，分别通过老师所给的管
脚分配表分配管脚（如图二）。
值得注意的是：在我们实验时，开始界面右边没有出现管脚代号，万分着急，结果，通过老师的指导，我们知道了，我们需要在Layout~last compilation floorplan,底层图编辑器将显示由最后一次编辑产生的不可编辑的视图，是该视图被存储在适配文件中。
图二：10进制管脚分配图
完成后，首先启用MAX+PLUS~programmer菜单，
选择JTAG~Multi-Device JTAG chain菜单项；再点击Sellect program file按钮，选择要下载的配置文件sof. 然后点击add按钮添加到列表中，点击OK即可。再出现的对话框中点configure,即可完成器件编程。（见图三）
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对于6进制计数器，只数显示0~5五个数字，因此，对于十进制，
当m达到1001时再返回到0000，而六进制，当m到0101时再返回到0000。因此，在10进制的基础上，再作适当的修改即可得到六进制计数器。因此，六进制的为：
library ieee;
use ;
use ;
entity hl61_cnt6 is
port(clk,clr,en:in std_logic;
q:out std_logic_vector(3 downto 0);
carry:out std_logic);
end;
architecture one of hl61_cnt6 is
signal m:std_logic_vector(3 downto 0);
begin
process(clk,clr,en)
begin
if clr= 1 then
m = 0000
elsif clk event and clk= 1 then
if en= 0 then
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