集成实验VCS实验报告.doc

1 武汉大学电工电子实验教学示范中心集成电路设计实验实验报告电子信息学院电子信息工程专业 2014 年5月 22日实验名称 8 位累加器 VCS CLI 仿真验证( 实验三) 指导教师孙涛姓名江燕婷年级 2011 级学号 20********** 成绩一、预习部分 1. 实验目的(预期成果) 2. 实验基本原理(概要) 3. 主要仪器设备(实验条件,含必要的元器件、工具) 一、实验目的掌握集成电路计算机设计工具验证仿真工具 VCS(piled Simulator) 的基本操作命令行命令,从集成电路 Verilog 设计到 VCS 验证的基本流程;掌握利用命令行来实现对 Verilog 设计的调试与分析。二、实验基本原理 是编译型 Verilog 模拟器,它完全支持 OVI 标准的 cVerilog HDL 语言、 PLI 和 SDF 。 VCS 首先会读入 Verilg 的源文件,检查语法及语言结构错误, piler ;然后结合测试模块,进行时序的仿真,即 Simulator ;最后根据时序图进行调试,修改源程序,即 Debugger 。 2. 本次实验中需要用到的一些基本命令有: >ls - 显示文件名>cd - 转换目录>cd/../ ../- 退出两层> more- 以分页方式查看文件内容>pwd - 显示当前路径> vcs source_file [complie_time_options] 编译 verilo g 文件成为一个可执行的二进制文件, source_file 指所有用 Verilog 编写的待测文件。> simv [run_time_options] 运行可执行文件> vcs source_files –R 单命令行方式, -R 表示编译后立即执行。 调试的基本方式 SystemTask calls 主要是将一些函数加到测试模块中, 从而实现相应的操作。 b. CLI 调试,实际上是用命令行的方式来进行调试。 c. VirSim 进行仿真、验证与调试。 位累加器逻辑框图图12 5. 实验设备与软件平台 UNIX 服务器, unix 工作站及 Synopsys VCS 。二、实验操作部分 1. 实验数据、表格及数据处理( 综合结果概要、仿真波形图、时序分析结果、 signalTAPII 结果等) 2. 实验操作过程(可用图表示) 3. 结论三、实验操作过程 的编译此步骤实验内容参照实验讲义进行,略过。 2. 利用 Verilog SystemTask Calls 进行调试。(1) 在控制台下键入: cd ../../lab2/parta 进入 lab2 的 parta 部分, shell> vcs –f –R, 进行 8 位的加法运算,但会出现如下的显示: 图2 这说明在源代码中存在错误,接下来要做的就是把错误找出来。(2) shell>vi 进入 vi 编辑器对 文件修改。首先对 add8 的模块进行检测, 如图所示在相应部分添加画圈部分代码。图3 其中 add8(u1) 是指 8 位加法器的低四位相加模块。加入后保存文件, shell> vcs –f –R 重新编译文件,会有如下的显示: 图