第3章FPGA的结构918教材课程.ppt

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EDA 技术实用教程
第 3 章
FPGA/CPLD 结构与应用
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PLD是70年代发展起来的新型可编程逻辑器件；
借助于EDA可快速、方便构建数字系统。
70年代
80年代
4 PAL：或阵列固定，只有与阵列可编程
图3-16 PAL的常用表示
图3-15 PAL结构
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简单可编程逻辑器件原理
PAL：
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从PLA的结构可知，各个逻辑函数输出化简，不必考虑公共的乘积项。送到或门的乘积项数目是固定的，大大化简了设计算法，同时也使单个输出的乘积项为有限。上述3-16只有两个乘积项，对于多个乘积项，PAL通过输出反馈和互连的方式解决，即允许输出端的信号再溃入下一个与阵列，如图3-17所示。
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图3-17 一种PAL16V8的部分结构图（有时序）
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可编程阵列逻辑PAL :
• 与阵列可编程，或阵列固定
• 用积之和的形式实现逻辑函数（乘积项个数固定）
• 按输出和反馈结构分几种类型
① 专用输出基本门阵列结构。
② 带反馈可编程I/O结构。
③ 带反馈的寄存器输出结构。
④ 宏单元输出结构
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三输入三输出PAL结构
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简单可编程逻辑器件原理
GAL
1985年，Lattice在PAL的基础上，设计出了GAL，即通用阵列逻辑器件。GAL首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC.
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图3-15 PAL结构
GAL
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（3）可编程通用阵列逻辑GAL :
• 与阵列，或阵列，输出逻辑宏单元
• 门阵列：
① 与阵列可编程，或阵列固定
② 与阵列，或阵列都可编程
• 输出宏单元 OLMC（Output Logic Macro Cell） ：
• 可通过结构控制字构成不同功能组合，可配置成组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
• 内含或阵列、异或门、正边沿D触发器、
数据多路开关。
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宏单元逻辑图
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CPLD的结构与工作原理
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除GAL外，许多简单的PLD器件在实用中以被淘汰，现在的可编程逻辑器件以大规模集成电路工艺制造的CPLD、FPGA为主。
简单PLD器件被取代的原因如下：
（1）阵列规模较小，资源不够用于设计数字系统
（2）片内寄存器资源不足
（3）I/O不够灵活，如三态控制等，限制了片内资源的利用率
（4）编程不便，需要专用的编程工具。
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CPLD的结构与工作原理
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CPLD即复杂可编程逻辑器件，是从GAL的结构扩展而来，在流行的CPLD中，Altera的MAX7000S系列器件具有一定的典型性。
MAX7000包含32~256个宏单元，其单个宏单元结构如下图所示。每16个宏单元组成一个逻辑阵列块（LAB），每个宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器每个宏单元的共享扩展乘积项和高速并联乘积项，他们可向每个宏单元提供多达32个乘积项，以构成复杂的逻辑函数。
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MAX7128S
在系统编程芯片MAX7000S是Altera公司生产的CPLD可编程逻辑器件之一，下图是PLCC封装84端子的引脚图。
它有4个直
接输入（INPUT）
TMS、TDI、
TDO和TCK是在
系统编程引脚。
64个
I/O引脚
集成度大于GAL22V10的称为复杂的PLD，反之简单PLD。
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MAX7000系列器件逻辑结构
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KX康芯科技
CPLD的结构与工作原理
图3-27 MAX7128S的结构
1．逻辑阵列块(LAB)
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MAX7000结构中包含5个主要部分：即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块
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CPLD的结构与工作原理
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一个LAB由16个宏单元的阵列组成。MAX7000结构主要是由多个LAB组成的阵列以及他们之间的连线构成。多个LAB通过可编程连线阵列（Programmable Interconnect Array, PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于LAB有下列输入信号