Verilog实验全加器与比较器的设计.doc

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成绩:
实　验 报 告
课程名称:
Ｖeriｌｏｇ数字系统设计实验
实验项目：
全加器与比较器的设计
姓 　 名:
专 业:
计算机科学与技术1 / 5
成绩:
实　验 报 告
课程名称:
Ｖeriｌｏｇ数字系统设计实验
实验项目：
全加器与比较器的设计
姓 　 名:
专 业:
计算机科学与技术
班 　 　级：
学 　　 号:
计算机科学与技术学院
实验教学中心
实验项目名称：全加器与比较器的设计 　
一、实验目的
１．学习用Ｖerｉｌog HDL语言描述组合逻辑电路。
2．学会QｕartuｓＩＩ利用仿真与下载调试的程序方法。
二、实验内容
利用Veriloｇ HＤＬ语言设计四位全加器和比较器。
三、实验用设备仪器及材料
硬件：计算机　ﻩ软件:ＱuarｔｕｓＩI软件
四、实验原理及接线
１.　 数值比较器
　 用途是比较两个二进制数的大小。
　 　 　一位数值比较器：比较输入的两个1位二进制数A、B的大小。
　 　 多位数值比较器：比较输入的两个位二进制数Ａ、B的大小，比较时需从
高位到低位逐位比较。
　　 比较器功能框图:
COMP4
　 　　　 　 　　 　A3
　　 A2 　　 　　　 　　 　 　 　 　　　 　 　 　　 　 　 　 　 　 　 　 　 　 　 　 　　 　　 　 　　 G
　　 　 A1　　 　　 　 　 　 　　　 　　　　
　 　 　 　　 　Ａ0 　 　　 　　 　 　　 　 　 　　 　 　 　 　 　 　　 　 　 　　　 　 　 　 　 　　　 　 　 Ｓ
　 　 　 　B3
　 　 　 　B２ 　 　 　　 　 　 　　　 　 　　　 　 　　　　　　 　　　 　　　 　　　 　 　 　 　 　　　　　　 　 　 Ｅ
　　　　 　B1　
　 　 　　　　B０
　
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下表是一位数值比较器的真值表。
表1-1　比较器真值表
输入
输出
A
B
G(大于）
E(等于)
Ｓ(小于）
0
0
0
１
０
０
１
０
0
１
１
0
１
0
０
　 　２．全加器:全加器是实现两个一位二进制数及低位来的进位数相加(即将三个二进制数相加）,求得和数及向高位进位的逻辑电路。所以全加器有三个输入端(Aｉ，Bi,Ｃi－1)和两个输出端Sｉ,Ｃi+1。
　 真值表如下:
输入
输出
Ai
Bi
Ｃi-