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实验三异步模8加1计数器.docx

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实验三异步模 8加 1计数器
实验目的： 1. 熟练掌握脉冲异步时序电路的设计方法
加深对异步时序电路的理解
掌握计数器的设计原理
实验条件：
操作系统为 WINDOWS 2000的计算机一
实验三异步模 8加 1计数器
实验目的： 1. 熟练掌握脉冲异步时序电路的设计方法
加深对异步时序电路的理解
掌握计数器的设计原理
实验条件：
操作系统为 WINDOWS 2000的计算机一台
2001 电子线路仿真软件一套
实验组件： 1. 二输入四与非门 74LS08 1 片
2. 双 JK 触发器 74LS73 2 片
实验内容：
用 J-K 储发器作为存储元件设计一个异步模 8 加 1 计数器，该电路对输入端
X 出现的脉冲进行计数，当收到第 8 个脉冲时，输出端 Z 产生一个进位输出脉冲。
实验要求：
脉冲由方波发生器（ 5V /1KHZ）提供，也可用开关的闭合表示 1 次脉冲。的 CLR端必须接 VCC。
3. 根据实验内容，写出设计过程，列出真值表、逻辑函数式，在 Multisim
2001 中画出逻辑图，并用逻辑分析仪测试结果。下周三交实验报告。
附：芯片引脚图和 JK 触发器逻辑符号
2. 74LS08 管脚图

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