取代损坏的动态随机存取存储器存储单元的装置与方法.docx

取代损坏的动态随机存取存储器存储单元的装置与方法
专利名称：：取代损坏的动态随机存取存储器存储单元的装置与方法
技术领域：
：本发明涉及一种存储器取代的装置与方法，且特别涉及一种以SRAM取代损坏的DRAM存储单元(memorycel)中储存的数据和数据字相同时，会产生一特定匹配信号(matchsignal)来代表该位置的数据和数据字是相同的。内含地址存储器30也可以当作一般的SRAM来作存取，但是它的结构较SRAM复杂。而SRAM40的电路结构，是经由字线(wordline，SRAMWL0～SRAMWLn)的选取，从比特线(bitline，D0～Dn)上来读取存储单元中的数据或者将比特线上的数据写入存储单元。以本实施例来说明，内含地址存储器30可在写入周期(writecycle)的时候，将损坏地址数据写入内含存储器30中。此时的动作和一般的SRAM一样，选择其中的一条字线(CAMWL0～CAMWLn)并将损坏地址数据放在比特线(A1～An)上并写入存储单元。当在非比较的周期中，所有的特定匹配信号都会被预充电(precharge)至高电压。当在比较的周期中，所有的字线均会被关闭，此时作为比较用的DRAM地址数据则置于比特线(A1～An)上，如果和损坏地址数据其中之一完全相符，则某一特定匹配信号会为接地状态(ground)，其他的特定匹配信号则维持高电压状态。当此特定匹配信号变为接地状态，经过一个反向放大器60，变成其中一个SRAM字线(SRAMWL0～SRAMWLn)的输入，就可用比特线(D0～Dn)在该字线所指定的SRAM存储单元上作存取的动作。另外，我们还提供一奇偶校验比特50(paritybit)放在内含存储器的存储单元中，可将上述的电路作一更好的修正，当存储单元的数据是损坏地址数据时，奇偶校验比特放置数位信号“1”，当存储单元的数据是无意义时，奇偶校验比特放置数位信号“0”。并在此奇偶校验比特所对应的比特线(A0)上放置数位信号“1”，当损坏地址数据和DRAM地址数据相符以及奇偶校验比特为数位信号“1”时，特定匹配信号才会动作。用来防范无意义的数据和DRAM地址数据相同时所产生的错误。请参照图3，其为本发明的一优选实施例，一种以SRAM取代损坏的DRAM存储单元的方块170及其DRAM模块180。当电源开启时，电源开启(powerup)脉波产生，而此脉波将定义一脉波周期，使得预先储存在非易失性存储器110上的损坏地址数据得以载入内含地址存储器120，而损坏地址中也包含一奇偶校验比特。接着DRAM控制逻辑电路130从系统总线160上接收DRAM地址数据，并将这笔DRAM地址数据传到内含地址存储器120做比较。当DRAM地址数据和损坏地址数据其中之一完全相符时，则一特定匹配信号会使能SRAM的一特定位置，并且此特定匹配信号会禁止DRAM输出使能信号。接着DRAM控制逻辑电路130从系统总线160上接收DRAM控制信号以及数据信号，并且送出这些信号，SRAM140接收DRAM控制信号以后将可做数据信号的存取。DRAM150因为DRAM输出使能信号被禁止，所以没办法作数据信号的存取。当DRAM地址数据和损坏地址数据不相符时，则特定匹配信号不会使能SRAM，并且此特定匹配信号会使能DRAM输出使能信号。接着DRAM控制逻辑电路130从系统总线16