SoC测试中低功耗技术.pdf

矿《蛐关键字:系统级芯尊馐詔低功耗,要摘孀畔低臣缎酒速度的提高,要测试这些电路变得越来越困难。根据年的半导体工业协会的琒最终将成为包括模拟、射频、数字等不同电路的合成体。因此如何将牟馐苑椒ḿ傻郊傻缏返纳杓屏加封装成本,电子迁移律的增加;从而被测试的系统将有可能因为过热而被损坏。由此可见研究低功耗自测试方法学是十分必要的。本文的第一部分阐释了馐缘闹匾P院退谏杓啤⒅圃旌头庾爸械闹匾在此基础之上,本文的第二部分着重研究了馐缘牡凸募际酢1疚奶耗。此外这种方法适用于中小规模的全扫描或部分扫描时序电路。本文最后探讨了系统级芯片馐缘姆⒄骨魇疲岢隽吮狙芯靠翁獾姆⒄狗较颉程中去就变得十分必要。此外由于馐孕枰J殖さ牟馐允奔洌颐且话的做法就是并行测试。然而与此同时带来了功耗的问题,因为在测试中将产生非常高的功耗,尤其是峰值功耗。这~点必须值得注意,因为内建自测试产生的峰值功耗将会带来芯片性能的降低,如可靠性的降低,在晶片测试中损坏晶片,增作用,同时介绍了集成电路的各种测试方法,包括功能测试和结构测试以及测试的相关标准等等。出了一种峰值功耗的交错模型,并在此基础之上提出了一种集成化的馐方法。这种方法有效的减少试时间,测试机制的成本并且大大降低了峰值功可测性设计
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