74HC165功能说明.pdf

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(2011-01-0415:44:23)
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74HC165概述
74HC165是一款高速CMOS器件,。74HC165
引脚兼容低功耗肖特基TTL(LSTTL)系列。
74HC165是8位并行读取或串行输入移位寄存器,可在末级得到互斥的
串行输出(Q7和Q7),当并行读取(PL)输入为低时,从D0到D7口输入
的并行数据将被异步地读取进寄存器内。
而当PL为高时,数据将从DS输入端串行进入寄存器,在每个时钟脉冲
的上升沿向右移动一位(Q0→Q1→Q2,等等)。利用这种特性,只要把
Q7输出绑定到下一级的DS输入,即可实现并转串扩展。
74HC165的时钟输入是一个“门控或”结构,允许其中一个输入端作为
低有效时钟使能(CE)输入。CP和CE的引脚分配是独立的并且在必要时,
为了布线的方便可以互换。只有在CP为高时,才允许CE由低转高。在PL
上升沿来临之前,不论是CP还是CE,都应当置高,以防止数据在PL的活
动状态发生位移。
74HC165特性
•异步8位并行读取
•同步串行输入
•
•ESD保护
oHBMEIA/JESD22-A114E超过2000V
oMMEIA/JESD22-A115-A超过200V
•温度范围
o-40~+85℃
o-40~+125℃
74HC165参数
74HC165基本参数
~
驱动电流+/-
传输延迟******@5V
74HC165其他特性
最高频率56MHz
逻辑电平CMOS
功耗考量低功耗或电池供电应用
74HC165封装与引脚
SO16,SSOP16,DIP16,TSSOP16
8位移位寄存器(并行输入,互补串行输出)
简要说明
当移位/置入控制端(SH/LD)为低电平时,并行数据(A-H)被置入寄
存器,而时钟(CLK,CLKINH)及串行数据(SER)均无关。当SH/LD为高电平
时,并行置数功能被禁止。
CLK和CLKINK在功能上是等价的,可以交换使用。当CLK和CLKINK
有一个为低电平并且SH/LD为高电平时,另一个时钟可以输入。当CLK和CLKINK
有一个为高电平时,另一个时钟被禁止。只有在CLK为高电平时CLKINK才可变
为高电平。
引出端符号
CLK,CLKINH时钟输入端(上升沿有效)
A-H并行数据输入端
SER串行数据输入端
QH输出端
QHn互补输出端
SH/LD移位控制/置入控制(低电平有效)