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高速缓冲存储器
一、概述
1. 问题的提出
避免 CPU “空等”现象
CPU 和主存(DRAM)的速度差异
缓存
CPU
主存
容量小
速度高
容量大
速度低
程序运行的局部性原理:
空间局部性:指当处理机访问某个存储单元时,该存储单元附近的存储单元最有可能被随后访问;
时间局部性:指当处理机访问某个存储单元时,该存储单元最有可能被再次访问。
2. Cache 的工作原理
(1) 主存和缓存的编址
主存和缓存按块存储块的大小相同
B 为块长
~
~
~
~
…
…
主存块号
主存储器
0
1
2m-1
字块 0
字块 1
字块 M-1
主存块号
块内地址
m位
b位
n位
M块
B个字
缓存块号
块内地址
c位
b位
C块
B个字
~
~
~
~
…
…
字块 0
字块 1
字块 C-1
0
1
2c-1
标记
Cache
缓存块号

(2) 命中与未命中
缓存共有 C 块
主存共有 M 块
M >> C
主存块调入缓存
主存块与缓存块建立了对应关系
用标记记录与某缓存块建立了对应关系的主存块号
命中
未命中
主存块与缓存块未建立对应关系
主存块未调入缓存

(3) Cache 的命中率
CPU 欲访问的信息在 Cache 中的比率
命中率与 Cache 的容量与块长有关,一般每块可取 4 ~ 8 个字

Cache命中率 h=Nc/(Nc+Nm)
Nc:访问Cache的次数
Nm:访问主存的次数
设访问 Cache 的时间为 tc ,访问主存的时间为 tm , 1-h表示未命中率,主存系统的平均访问时间ta为
ta=h tc+(1-h)tm
平均访问时间ta
(4) Cache –主存系统的效率
效率 e 与命中率有关

则
e = × 100%
tc
h × tc+ (1-h)× tm
访问 Cache 的时间
平均访问时间
e = × 100%
P111
3. Cache 的基本结构
由CPU完成
Cache 和主存的一致性
Cache 的写操作
写
写直达法(Write – through)
写回法(Write – back)
写操作时数据既写入Cache又写入主存
写操作时只把数据写入 Cache 而不写入主存
当 Cache 数据被替换出去时才写回主存
写操作时间就是访问主存的时间,更新策略比较容易实现
写操作时间就是访问 Cache 的时间
5. Cache 的改进
(1) 增加 Cache 的级数
片载(片内)Cache
片外 Cache
(2) 统一缓存和分立缓存
指令 Cache
数据 Cache
与主存结构有关
与指令执行的控制方式有关
是否流水
Pentium 8K 指令 Cache 8K 数据 Cache
PowerPC620 32K 指令 Cache 32K 数据 Cache