第2章_EDA设计流程及其工具.ppt

教师:李军 Email:dpi_Lijun@
第2章 EDA设计流程及其工具
设计流程
QuartusII 简介
IP核简介
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1. 设计流程
第二章
设计流程
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QuartusII 简介
IP核简介
2
3
图2-1 应用于FPGA/CPLD的EDA开发流程
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1. 设计流程
设计输入(原理图/HDL文本编辑)
输入方式
图形输入:原理图、状态图、波形图输入
HDL(硬件描述语言)文本输入
输入工具:由各厂商的EDA开发工具提供。
综合(逻辑综合):整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。
第二章
设计流程
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QuartusII 简介
IP核简介
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1. 设计流程
综合输出:网表文件,它用于描述电路结构的特定文件。有多种类型的格式文件,如:EDIF、VHDL、Verilog等。
综合工具:由不同专业公司提供,数量较少。
piler II
DC-FPGA综合器
Synplify Pro综合器
Leonardo Spectrum综合器
Precision RTL Synthesis综合器
适配(结构综合):将综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如JEDEC、Jam格式的文件。
第二章
设计流程
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IP核简介
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1. 设计流程
适配器功能
将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作,包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线等操作。
适配器最后输出的是各厂商自定义的下载文件,用于下载到器件中以实现设计,另外,也输出时序仿真文件、适配技术报告文件等。
适配器工具:主要由可编程逻辑器件的厂商提供,专门针对其特定的硬件结构。
仿真:采用一定的算法和仿真库利用计算机对设计进行模拟运行,以验证设计。
仿真分类
第二章
设计流程
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IP核简介
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1. 设计流程
功能仿真:直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,仿真过程不涉及具体的硬件特性,仅验证功能的正确性。
时序仿真:接近真实器件运行特性的仿真,仿真文件中包含了器件的硬件特性参数,仿真精度高。
仿真工具:
按处理的HDL语言类型分为:VHDL仿真器;Verilog仿真器;混合HDL仿真器,可同时处理VHDL/Verilog语言,例如ModelSim;其他HDL语言仿真器
按处理方式分为:编译型仿真器和解释型仿真器。
第二章
设计流程
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编程下载:把适配后生成的下载文件,通过编程器或编程电缆向FPGA/CPLD下载,从而构成实际的硬件电路。
概念解释:
FPGA:以查表法结构构成逻辑行为的器件