张德龙1207010128实验报告.doc

Verilog HDL实验报告
学院:应用科学学院
班级:电科12-1班
姓名: 张德龙
学号:1207010128
实验一 组合逻辑电路设计(1)
实验目的
熟悉FPGA设计流程;
熟悉DE2开发板的基本元件使用(开关、发光二极管);
学习基本组合逻辑元件的Verilog HDL设计以及实现(数据选择器);
掌握连续赋值语句使用;
实验内容
本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。考虑使用DE2开发板上拨动开关SW17-0(toggle Switch)作为电路的输入。使用发光二极管(Light Emitt-ing Diodes,LEDs)和7段显示数码管(7-segment Display)作为电路的输出。
第1部分连续赋值语句
实验要求
1、新建Quartus II工程,选择Cyclone II EP2C35F672C6作为目标芯片,该芯片是DE2开发板上的FPGA芯片;
2、编写Verilog HDL代码加入到Quaruts II工程;
3、引脚分配,并编译工程该工程;
4、将编译好的电路下载到FPGA器件。扳动拨动开关观察相应的发光二极管显示,验证电路功能是否正确;

module part1
(
input wire [17:0]SW,
output wire [17:0]LEDR
);
assign LEDR=SW;
endmodule
第2部分简单的数据选择器
实验要求
1 .新建Quartus II工程;
在工程中加入8位宽的2选1数据选择器Verilog HDL代码。使用DE2开发板上的SW17作为输入
s,开关SW7-0作为输入X,SW15-8作为输入Y。连接拨动开关SW到红色的发光二极管LEDR,同时连接输出M到绿色的发光二极管LEDG7-0。
引脚分配,确保作为电路的输入端口的Cyclone II FPGA的引脚正确连接到拨动开关SW,作为电路输出的PPGA引脚正确与LEDR和LEDG连接;
;
。通过扳动拨动开关SW改变电路输入,同时观察LEDR和LEDG的显示是否与之匹配,测试8位宽的2选1数据选择器的功能是否正确。
实验代码
module mux2to1_8 (
input wire [7:0]x, y,
input wire sel,
output wire [7:0]m
);
wire [7:0]s;
assign s[0]=sel;
assign s[1]=sel;
assign s[2]=sel;
assign s[3]=sel;
assign s[4]=sel;
assign s[5]=sel;
assign s[6]=sel;
assign s[7]=sel;
assign m=((~s)&x)|(s&y);
endmodule

module part2
(
input wire [17:0]SW,
output wire [7:0]LEDG
);
wire [7:0]a,b;
wire s;
assign a[7:0]=SW[7:0];
assign b[7:0]=SW[15:8];
assign s=SW[17];
mux2to1_8 u1(.x(a),.y(b),.sel(s),.m(LEDG));

endmodule
收获及感想
熟悉了FPGA的设计流程,掌握到了连续赋值语句的使用方式。
Verilog HDL实验报告
学院:应用科学学院
班级:电科12-1班
姓名: 张德龙
学号:1207010128
实验二 组合逻辑电路设计(2) 数码和显示
实验目的
(1)采用always块设计组合逻辑电路;
(2)熟悉二进制-十进制译码器和BCD码加法器等组合逻辑电路。
实验内容
(1) 组合逻辑7段显示译码器
(2)二进制-BCD转换电路
(3) 组合逻辑4位全加器
(4)BCD码加法电路
第3部分组合逻辑4位全加器

1、新建Quartus II工程,编写全加器子电路的Verilog HDL文件,然后编写顶层设计模块,在顶层模块中实例化4个1位全加器全加器构成1个四位全加器。
2、使用开关SW7-4和SW3-0分别表示输入A和B。使用SW8代表加法器的进位ci,连接SW开关到相应的LEDR,连接全加器输出信号Cout和S到绿色的LEDG。
在Project中作必要的引脚分配,编译