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实验五计数器及其应用
一、实验目的
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二、实验原理
所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛,不仅用来计数,也可用作分频、定时等。
计数器种类繁多。根据计数体制的不同,计数器可分成二进制(即2n进制)计数器和非二进制计数器两大类。在非二进制计数器中,最常用的是十进制计数器,其它的一般称为任意进制计数器。根据计数器的增减趋势不同,计数器可分为加法计数器——随着计数脉冲的输入而递增计数的;减法计数器——随着计数脉冲的输入而递减的,可逆计数器——既可递增、也可递减的。根据计数脉冲引人方式不同,计数器又可分为同步计数器——计数脉冲直接加到所有触发器的时钟脉冲(CP)输入端;异步计数器——计数脉冲不是直接加到所有触发器的时钟脉冲(CP)输入端。

异步二进制加法计数器是比较简单的。图32 (a)是由4个JK(选用74LS112集成片)触发器构成的4位二进制(十六进制)异步加法计数器,图32 (b)和(c)分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解:触发器FFo(最低位)在每个计数沿(CP)的下降沿(1 → 0)翻转,触发器FF1的 CP 端接 FF0 的 Q0 FF0(Q0)由1→0时,FF1翻转。类似地,当 FF
l(Ql)由1→0时,FF2翻转,FF2(Q2)由1→0时,FF3翻转。
(a)逻辑图
(b)状态图
(c)波形图
图32 4位二进制(十六进制)异步加法计数器
4位二进制异步加法计数器从起始态0000到1111共十六个状态,因此,它是十六进制加法计数器,也称模16加法计数器(模M = 16)。
从波形图可看到,Q0的周期是CP周期的二倍;Ql是Q0的二倍,CP的四倍;Q2是Q1的二倍,Q0的四倍,CP的八倍;Q3是Q2的二倍,Ql的四倍,Q0的八倍,CP 的十六倍。所以 Q0、Ql、Q2、Q3也分别实现了二、四、八、十六分频,这就是计数器的分频作用。

异步二进制减法计数器原理同加法计数器,只要在图32(a)所示加法计数器逻辑电路中将低位触发器Q端接高位触发器CP端,换成低位触发器Q端接高位触发器CP端即可。图33为异步二进制减法计数器。
如果用D触发器,则可把D触发器先转换成T′触发器,然后根据74LS74D触发器是上升沿触发,画出逻辑电路图。用74LS74构成的4位二进制计数器其逻辑电路如图34所示。

在很多实际应用中,往往需要不同的计数进制满足各种不同的要求。如电子钟里需要六十进制、二十四进制,日常生活中的十进制,等等。
(a)逻辑图
(b) 状态图
(c)波形图
图33 4位二进制(十六进制)异步减法计数器
图34 用74LS74 D触发器构成的4位异步二进制加法计数器
在图34中虚线所示,我们只要把Q3和Q1通过与非门接到FFo、FFI、FF2、FF3四个触发器的清零端Rd,即可实现从十六进制转换为十进制的计数器。如要实现十四进制计数器,可以把Q3、Q2、Q1相“与非”后,接触发器FF3 ~ FF0的清零端Rd。同理可实现其它进制的异步计数器。
“8421码”十进制计数器是常用的,图35为下降沿触发的JK触发器构成的异步十进制计数器(8421码)。
(a)逻辑图
(b)状态图
(c)波形图
图35异步十进制(8421码)计数器
要组成100进制(8421码)计数器可以把两个8421码计数器联起来即可实现。

在实际工程应用中,我们一般很少使用小规模的触发器去拼接而成各种计数器,而是直接选用集成计数器产品。例如74LS16l是具有异步清零功能的可预置数4位二进制同步计数器。74LS193是具有带清除双时钟功能的可预置数4位二进制同步可逆计数器。图36为74LS161管脚排列图。
由可知,74LS161具有下列功能:
1)CR= 0 ,不管其它输入端为何状态,输出均为0 。
2)CR= 1,LD= 0 ,在CP上升沿时,将d0 ~ d3置入Q0 ~ Q3中。
3)CR=LD= 1 ,若CTT=CTP= 1 ,对CP脉冲实现同步计数。
4)CR=LD= 1,若 CTP?CTT= 0 ,计数器保持。
进位CO在平时状态为0 ,仅当CTT = 1且Qo ~ Q3 全为1时,才输出1(CO = CTT?Q3?Q2?Ql?Q0)。74LS193主要功能如下:
① CR=1 为清零,不管其它输入如何,输出均为0。
② CR=0,LD = 0,置数,将D、C、B、A置入QD、QC、QB