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简单可编程规律阵列芯片〔CPLD〕的应用开发
《数字电路》课外综合训练指导书
简单可编程规律阵列芯片〔CPLD〕的应用开发
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《数字电路》课外综合训练指导书
简单可编程规律阵列芯片〔CPLD〕的应用开发
名目
前言
数字电路与规律设计课程的核心问题
可编程规律阵列芯片进展概述
CPLD 的应用开发表达了数字电路与规律设计课程的主线
DP-MCU/Altera应用开发
硬件平台
软件平台
Verilog HDL语言的学习
CPLD应用设计
应用开发步骤
组合规律电路的CPLD 实现
时序规律电路的CPLD 实现
课时安排与考核方式
完毕语
参考资料
附录
前言
《数字电路与规律设计》是计算机科学系各专业的一门重要专业根底课程，供给生疏、分 析、设计各种计算机及其应用系统必需具有的理论根底与硬件原理。而《数字电路与规律设计》除了要把握大量的理论学问、分析设计步骤与原理之外，还是一门实践性很强的课程。实践性 强表达在，一方面对课程所学学问而言，必需通过试验课程进展分析、验证，才能提升对电路 的原理与特性的理解与把握；另一方面，数字电路课程的学问内容，能够解决实际的工程中所 遇到的分析、设计应用的问题，具有把握好该课程内容就拥有能应用与实际工作的特性。
为此，我们在制定课程的教学打算时，依据各章节的需要安排了相当数量的试验内容。但 这些内容都是基于现成的功能比较简洁集成电路来进展的，但我们寻常所遇到的计算机硬件或 系统集成，牵涉到的都是数字系统的问题。所以如何将数字电路课程的各个章节的内容，贯穿 起来，形成系统的概念并且加以实践，对同学们的学问提升和力量都是个巨大的促进作用，这 就是开展本课程综合训练的目的和意义。而怎样才能将课程的前后内容贯穿起来，形成一个综 合的系统呢，数字电路的最进展成果，可编程规律阵列芯片为我们解决这个供给了答案。本 指导书以简单可编程规律阵列芯片〔CPLD〕EPM7128S、利用 Verilog HDL 硬件开发语言及其仿真与JTAG 工具、借助DP-MCU/CPLD 开发平台，进展数字系统的综合分析与设计训练。
数字电路与规律设计课程的核心问题
该课程的核心问题有很多，包括规律函数及其表示、分立元件门电路到集成门电路、传递延时与竞争冒险现象、三态门构造与总线思想、组合规律电路的分析与设计、触发记忆单元、时序规律电路的分析与设计、存储器与可编程规律阵列芯片技术、A/D 与D/A 电路等，其中， 除了A/D 与D/A 电路外，其它的全部核心内容，都可以借助可编程规律阵列芯片技术把这条核心主线贯穿起来，从而将器件和系统统一起来，这就是选择CPLD 的应用开发做为综合训练的缘由。
可编程规律阵列芯片进展概述
数字化时代是数字集成电路广泛应用为前提的。数字集成电路本身在不断地进展更换代。它由早期的电子管、晶体管、小中规模集成电路、进展到超大规模集成电路(VLSIC，几万门以 上)以及很多具有特定功能的专用集成电路。但是，随着微电子技术的进展，设计与制造集成电 路的任务已不完全由半导体厂商来独立担当。系统设计师们更情愿自己设计专用集成电路(ASIC)芯片，而且期望 ASIC 的设计周期尽可能短，最好是在试验室里就能设计出适宜的ASIC 芯片，并且马上投入实际应用之中，因而消灭了现场可编程规律器件(FPLD)，其中应用最广泛 的当属现场可编程门阵列(FPGA)和简单可编程规律器件(CPLD)。
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简单可编程规律阵列芯片〔CPLD〕的应用开发
早期的可编程规律器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于构造的限制，它们只能完成简洁的数字 规律功能。
其后，消灭了一类构造上稍简单的可编程芯片，即可编程规律器件(PLD)，它能够完成各种数字规律功能。典型的PLD 由一个“与”门和一个“或”门阵列组成，而任意一个组合规律都可以用“与一或”表达式来描述，所以， PLD 能以乘积和的形式完成大量的组合规律功能。
这一阶段的产品主要有PAL(可编程阵列规律)和 GAL(通用阵列规律)。PAL 由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输．出可以通过触发器有选择地被置为存放状态。PAL 器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM 技术和 EEPROM 技术。还有一类构造更为敏捷的规律器件是可编程规律阵列(PLA)，它也由一个“与”平面和一个“或”平面 构成，但是这两个平面的连接关系是可编程的。 PLA 器件既有现场可编程的，也有掩膜可编程的。 在 PAL 的根底上，又进展了一种通用阵列规律 GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它承受了 EEPROM 工艺，实现了电可按除、电可改写，其输出构造是可编程的规律宏单元，因而它的设计具有很强的敏捷性，至今仍有很多人使用。 这些早期的 PLD 器件的一个共同特点是可以实现速度特性较好的规律功能，但其过于简洁的构造也使它 们只能实现规模较小的电路。
为了弥补这一缺陷，20 世纪 80 年月中期。Altera 和 Xilinx 分别推出了类似于PAL 构造的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的 FPGA(Field Programmable Gate Array)，它们都具有体系构造和规律单元敏捷、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD 和通用门阵列的优点，可实现较大规模的电路，编程也很敏捷。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000 件以下)之中。几乎全部应用门阵列、PLD 和中小规模通用数字集成电路的场合均可应用FPGA 和CPLD 器件。
下面对 FPGA／CPLD 做一个概述。FPGA(现场可编程门阵列)与 CPLD(简单可编程规律器件)都是可编程规律器件，它们是在PAL,GAL 等规律器件的根底之上进展起来的。同以往的PAL,GAL 等相比较，FPGA／CPLD 的规模比较大，它可以替代几十甚至几千块通用IC 芯片。这样的 FPGA／CPLD 实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢送。经过了十几年的进展，很多公司都开发出了多种可编程规律器件。 比较典型的就是Xilinx 公司的FPGA 器件系列和Altera 公司的CPLD 器件系列，它们开发较早， 占用了较大的PLD 市场。固然还有很多其它类型器件，如：Lattice，Vantis，Actel，Quicklogic， Lucent 等。
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简单可编程规律阵列芯片〔CPLD〕的应用开发
尽管FPGA、CPLD 和其它类型PLD 的构造各有其特点和特长，但概括起来，它们是由三大局部组成的，一个二维的规律块阵列：构成了 PLD 器件的规律组成核心。输入／输出块：连接规律块的互连资源。连线资源：由各种长度的连线线段组成，其中也有一些可编程的连接开 关，它们用于规律块之间、规律块与输入／输出块之间的连接〔图形略〕。对用户而言，CPLD 与 FPGA 的内部构造稍有不同，但用法一样，所以多数状况下，不加以区分。
随着VlSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管，FPGA／CPLD 芯片的规模也越来越大，其单片规律门数已到达上百万门， 它所能实现的功能也越来越强，同时也可以实现系统集成。
FPGA／CPLD 芯片在出厂之前都做过百分之百的测试，不需要设计人员担当投片风险和费用， 设计人员只需在自己的试验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所 以， FPGA／CPLD 的资金投入小，节约了很多潜在的花费。
用户可以反复地编程、擦除、使用或者在外围电路不动的状况下用不同软件就可实现不同的功能。所以，用 FPGA／PLD 试制样片，能以最快的速度占据市场。 FPGA／CPLD 软件包中有各种输入工具和仿真工具，及幅员设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最终芯片的制作。当电路有少量改动时，更能显示出 FPGA／CPLD 的优势。电路设计人员使用FPGA／CPLD 进展电路设计时， 不需要具备特地的 IC(集成电路)深层次的学问，FPGA／CPLD 软件易学易用，可以使设计人员更能集中精力进展电路设计，快速将产品推向市场。
CPLD 的应用开发表达了数字电路与规律设计课程的主线
那么，CPLD 的应用开发是怎样表达了数字电路与规律设计课程的主线的呢，CPLD 的速度等级表达了门电路时间传递延时的概念，并在极端状况下可以体验的竞争冒险现象；而三态 门与总线的内容是CPLD 设计必备的学问，并在其电路构造中得到充分表达；课程中讲到的任何简单的规律关系，不管它多么简单，只要规律变量与规律关系是有限的，都可以通过CPLD 的”与-或”或者”或-与”表达式加以实现，而课程中的译码器、编码器、全加器、比较器、数据选 择器等都可以得到实际的设计体验；CPLD 可以设计成任意的触发记忆单元，由此可形成锁存器、移位存放器、计数器等功能。这样，通过CPLD 的开发应用，几乎将数字电路与规律设计整门课程的学问点连接在一起，起到融会贯穿的作用。固然，我们还可依据具体需要，利用 CPLD 设计出满足各种应用功能的综合件。
DP-MCU/Altera 应用开发
应用开发环境使用DP-MCU/Altera 综合仿真试验仪，由广州致远电子公司设计的单片机与CPLD 一体的仿真开发工具，我们使用其中的 CPLD 开发功能局部。该开发环境是 CPLD 编程、编译、仿真、调试、运行等学台，含硬件配置与接线及软件配置应用两个
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简单可编程规律阵列芯片〔CPLD〕的应用开发
局部。
硬件平台
硬件环境平台由 PC 机、JTAG 下载调试电缆、DP-MCU/Altera 主机、用户板系统等 4 个局部组成，如图 所示。
JTAG电缆 用户扩展电缆
PC机
DP-MCU
/ Altera
用户板
图 硬件连接
关于 DP-MCU/Altera 的内部构造，请参照《单片机与CPLD 综合应用技术》的第 2 章的第 2 节的相关内容。
软件平台
软件环境为 Altera 社供给的 MAX+plusII，它是一个完全集成化、易学、易用的可编程规律阵列芯片的开发设计软件环境。MAX+plusII 是Altera 公司的第三代PLD开发软件，是Multiple Array Matrix and Programmable Logic User System的缩写，具有开放的接口、丰富的设计库、模块化的工具以及Megacore 功能等特点。
DP-MCU/Altera 综合仿真试验仪带有一个光盘含有 MAX+plusII，安装时需要一个注册码文件，请同学们在自行安装时在具体阅读Readme 文件的根底上留意使用。
MAX+plusII 是以工程来治理工程文件，在MAX+plusII 下的任何开发设计都是以工程开头的。MAX+plusII 软件支持多种输入方式〔相当与源文件的输入方式有多种〕，较常用的原理图输入方式与 HDL 硬件描述语言输入等两种。而 HDL 硬件描述语言又包含 AHDL、VHDL、以及 Verilog HDL 等描述语言。本指导书承受在较短时间内就能学习和把握的Verilog HDL 语言。有关Verilog HDL 硬件描述语言的阐述见下一节的内容。
关于 MAX+plusII 的具体使用，请参照《单片机与CPLD 综合应用技术》的第 3 章的第 5
节的相关内容。
Verilog HDL语言的学习
Verilog HDL 是一种硬件描述语言，可用于从算法级、门级到开关级的多种抽象层次的数字系统建模。由于Verilog HDL 既是机器可读的语言也是人类可读的语言，因此它支持硬件设
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简单可编程规律阵列芯片〔CPLD〕的应用开发
计的开发、验证、综合和测试；硬件数据之间的通信；硬件的设计、维护和修改。现在，Verilog HDL 已经成为数字系统设计的首选语言，并成为综合、验证和布局布线技术的根底。
Verilog 硬件描述语言〔Verilog HDL〕于 1995 年被接纳为IEEE 标准，标准编号为 IEEE Std 1364-1995。它使各种设计工具〔包括验证仿真、时序分析、测试分析以及综合〕能够在多个抽象层次上以标准文本格式描述数字系统，简洁、直观并富有效率。由于其丰富的功能，Verilog HDL 已经成为数字系统设计的首选语言。
Verilog 包含了丰富的内建原语，包括规律门、用户定义的原语、开关以及线规律。它还具有器件管脚间的时延和时序检查功能。从本质上讲，Verilog 所具有的混合抽象层次由两种数据类型所供给，这两种数据类型是线网〔net〕和变量〔variable〕〔注 1〕。对于连续赋值，变量和线网的表达式能够连续地将值驱动到线网，它供给了根本的构造级建模方法。对于过程赋 值，变量和网络值的计算结果可以存储于变量当中，它供给了根本的行为级建模方法。一个用 描述的设计包含一组模块，每一个模块都包含一个I/O 接口和一个功能描述。模块的功能描述可以是构造级的、行为级的、也可以是构造级和行为级的混合。这些模块组成一个层次化构造 并使用线网进展互连。
Verilog 语言可以通过使用编程语言接口〔Programming Language Interface，PLI〕和Verilog 程序接口〔Verilog Procedural Interface,VPI〕进展扩展。PLI/VPI 是一些例程的集合， 它使得外部函数能够访问包含在Verilog HDL 描述内部的信息，推动了与仿真之间的动态交互。PLI/VPI 的应用包括将Verilog HDL 仿真器与其它仿真和CAD 系统、用户定制的调试任务、时延计算以及标注器相连接。
关于Verilog HDL 硬件描述语言的具体内容，请参照《单片机与CPLD 综合应用技术》的第 5 章的相关内容。
CPLD应用设计
本指导书中用到的软硬件平台支持的 Altera 社的 CPLD 产品的开发，我们也就使用DP-MCU/Altera 仿真开发工具上的CPLD 芯片EPM7128S 为开发对象。EPM7128S 是 Altera 社的 MAX7000 系列器件中比较有代表性的产品， ALTERA的 EPM7128S 系列 CPLD 是基于其次代MAX 构造体系地高性能EEPROM 构造的CPLD。完全符合 IEEE JTAG边界扫描标准，具有 5V ISP 的功能。具有最小 5ns 的引脚到引脚的规律时延， 的计数频率。引脚可配置为开漏输出。每个宏单元都有独立的可编程电源掌握，最多可以节约 50% 的功耗。宏单元内的存放器具有单独的时钟和复位等信号。支持多种电压接口。学习板上使用的是一个PLCC84 封装的EPM7128S ，EPM7128S 内部有 128 个宏单元、8 个规律阵列块和2500 个门电路。
关于EPM7128S 的具体介绍，请参照《单片机与 CPLD 综合应用技术》的第 4 章的第 4-5
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简单可编程规律阵列芯片〔CPLD〕的应用开发
节的相关内容与MAX 7000 Programmable Logic Device Family Data Sheet。
应用开发步骤
根本设计方法是借助MAX+plusII 集成开发软件平台，建立工程工程文件〔Project〕，利用 Verilog HDL硬件描述语言，输入源代码，编译后生成相应的目标文件，通过下载电缆〔“在系统”编程，又称JTAG 下载〕将代码传送到目标芯片中，实现设计的数字系统。这里介绍一下ISP 的概念，目前，越来越多的单片机、嵌入式处理器、 FPGA/CPLD 支持 ISP(In-System Programming 编程或在线JTAG 编程。也就是 CPLD 芯片在用户板中，PC 主机可通过 JTAG 下载、调试电缆，将编译生成的目标文件，写入CPLD 中，一般的CPLD 可擦写 1000 次，这样给调试带来极大的便利。
这里以抢答器为例讲一下它的设计过程，即芯片的设计流程。CPLD 的工作大局部是在电脑上完成的。翻开集成开发软件(Altera公司 MAX+plus II)→画原理图、写硬件描述语言〔VHDL ， Verilog〕→编译→给出规律电路的输入鼓励信号，进展仿真，查看规律输出结果是否正确→进 行管脚输入、输出锁定〔例如使用7128 芯片，其64 个输入、输出管脚可依据需要设定〕→生成代码→通过下载电缆将代码传送并存储在 CPLD 芯片中。7128 这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下， 对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发 现有问题，可重修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复 制其他CPLD 芯片，即写入代码即可。
具体步骤如下：
建工程。
进入 MAX+plus Ⅱ集成开发环境， ，并在该工程下建Verilog ，输入上面的程序代码并保存。
设计输入。
器件选择与引脚锁定。
工程的编译与仿真。
对该工程文件进展编译处理，假设在编译过程中觉察错误，则找出并更正错误，直至编译成功为止。假设需要对所建的工程工程进展验证，则输入必要的鼓励波形文件，然后进展模拟波形仿真。观看模拟仿真结果并与预期的目标相比较，看是否符合设计要求，假设不满足要求，则更正程序的相关局部
器件编程下载。
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简单可编程规律阵列芯片〔CPLD〕的应用开发
利用各种仪器对下载后CPLD 进展功能测试，观看结果是否和预想的一样。
组合规律电路的CPLD 实现见补充材料 1。
时序规律电路的CPLD 实现见补充材料 2。
课时安排与考核方式
综合训练共 20 学时，具体安排如下：
序号
日期
内容
备注
1
04．11〔周三〕
训练内容说明、平台介绍、MAX+plusII 安装
2
04．18〔周三〕
Verilog HDL 语言的学习，包括模块、构造、数据类型、变量、运算符、条件与循环语句、
需要投入一些时间学习Verilog HDL
构造语句、函数语句、系统任务，还有调试
语言。
用系统任务与编译预处理语句等。
3
04．25〔周三〕
以一个简洁例程，从建立工程文件开头，编
译、仿真、下载，到调试的整个开发过程。
4
05．09〔周三〕
4 位累加器的的开发
5
05．16〔周三〕
具有快速进位功能的 8 位累加器的开发
6
05．23〔周三〕
各种触发器的编程调试练习，8 移位存放器的
开发
7
05．30〔周三〕
10 进制可预置数的可逆计数器的开发
8
06．06〔周三〕
CPLD 作品综合设计〔一〕
依据自己宠爱的素
材，确定其输入输
出功能，设计出自
己的CPLD 作品
9
06．13〔周三〕
CPLD 作品综合设计〔二〕
10
06．20〔周三〕
CPLD 作品综合设计〔三〕
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考核方式以设计的作品，包括设计功能说明、硬件电路、软件清单、设计过程报告，评出优、良、中三个等级，拍摄以CPLD 开发设计为主题的小组成员纪念合影，以供就职等使用。
完毕语
课外综合训练，是建设《数字电路与规律设计》精品课程的一个尝试，通过这样的一个， 我们期望取得两个方面的成果。一方面让同学更贴近数字电路，解除对数字电路学习中的疑心， 全面把握课程的内容，并提高实践和实战力量。另一方面，CPLD 代表着集成电路进展的最技术，基于 FPGA/CPLD 的 CPU/SOC 及外围电路应用设计是当前的一个热点，通过平台的使用、开发环境的生疏和把握、CPLD 开发步骤的形成、以及一些实例的熬炼，为进入争论设计工作提早打下根底，对将来自己将来工作的思考与就职做了个预备。
参考资料
1〕MAX 7000 Programmable Logic Device Family Data Sheet, Altera Corporation，1999.
2) On-line Verilog HDL Quick Reference Guide,
:// sutherland-hdl /on-line_ref_guide/, by Stuart Sutherland of Sutherland HDL, Inc., Portland, Oregon, USA
单片机与CPLD 综合应用技术，周立功，北京航天航空大学出版社，2025。
CPLD 技术及其应用，宋万杰，西安电子科技大学出版社，2025。
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