多功能数字钟.doc

VHDL课程设计设计报告
多功能数字电子钟
设计人:谢焱松
班级:09电子
学号:09353017
指导老师:张兴娇老师
设计时间:2011年5月20日
多功能数字钟设计
一、设计目的
综合运用EDA技术,独立完成一个课题的设计,考察运用所学知识,解决实际问题的能力;进一步熟悉EDA技术的开发流程,掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧。
二、设计原理
用层次化设计的方法以VHDL语言编程实现以下功能:
具有“时”、“分”、“秒”计时功能;时为24进制,分和秒都为60进制。
具有校时和清零功能,能够用4Hz脉冲对“小时”和“分”进行调整,并可进行秒清零;
具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号,在59分59秒发出一次高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。
具有一键设定闹铃正常计时与闹铃时间的显示转换。闹时时间为一分钟。
三、设计步骤
程序流程:
(1)秒计数器模块设计:模块图如图1。六十进制带进位计数器,可清零,clk输入信号为1Hz脉冲,当q0计满9后q1增加1,当q0满9且q1记满5,q1、q0同时归零,co输出为高电平。q1为十位q0为个位
图1 图2
(2)分计数器同上。注:不同之处为分的clk输入信号为秒的进位信号。
(3)时计数器:模块图如图2。24进制无进位计数器,当计数信号计到23后再检测到计数信号时会自动归零。带清零,clk输入为分秒进位相与的结果。q1为十位,q0为个位
(4)分频器:模块图如图3。由四个分频器构成,输入信号in_clk为1024Hz脉冲信号。把输入的1024Hz信号分频为三个脉冲信号,即1Hz的秒脉冲,4Hz的校时、校分脉冲,,以及512Hz的蜂鸣器低音输入。
图3 图4
(5)闹钟时间的设定:模块图如图4。一键设定闹铃时间,内部由四个d触发器构成。当确定sd键按下时,将当前时间的小时和分的个位十位分别存入四个d触发器内,作为闹时时间。
(6)一位二选一:模块图如图5。用以进行正常计时和校时/分的选择。alarm为经过消抖的校时/分信号。当按键未曾按下时,即校时/分信号没有到来时,二选一选择器会选择输出a(正常计时输入)信号,否则当alarm按键按下时输出y为校时/分输入信号——4Hz。
图5 图6
(7)三位二选一:模块图如图6。用以进行正常计时时间与闹铃时间显示的选择,alarm输入为按键。当alarm按键未曾按下时二选一选择器会选择输出显示正常的计时结果,否则当alarm按键按下时选择器将选择输出显示闹铃时间显示。
(8)整点报时及闹时:模块图如图7。在59分51秒、53秒、55秒、57秒给扬声器赋以低音512Hz信号,在59分59秒给扬声器赋以高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。当系统时间与闹铃时间相同时给扬声器赋以高音1024Hz信号。闹时时间为一分钟。
图7
仿真图
秒计数器模块设计仿真结果如下图8
图8
时计数器仿真结果如下图9
图9
分频器仿真波形如下图10
图10
闹钟时间的设定仿真波形如下图11
图11
一位二选一电路仿真波形如下图12
图12
(6)三位二选一电路仿真波形如下图13