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数字悬浮控制系统中的降噪方法以及实现
.freelaxim公司的max125,它是一种带同步锁存的14位4输入a/d转换芯片,.freel波和实现一些辅助功能。传感器包括间隙传感器和电流传感器。功能驱动彩igbt组成的半h桥网络,如图2所示。功率管t1、t2由p波形驱动。p波为高电平时导通,低电平时关断,功率管关断时通过功率二极管d1、d2续流。图中的a是吸引网络,防止反冲电压过高损坏器件。该电路的特点是:当一个周期内t1、t2导通时间小于50%时,电磁铁上电流为0。
2 降噪算法原理
在悬浮控制系统中,噪声具有其自身的显着特片。观察间隙、电流等传感器的输出信号可以看到,除了幅值不大的白噪声外,主要是与斩波器p频率相关的脉冲噪声。图3是试验中示波器测量到的波形,其中2通道显示的fpga输出的p驱动波形,1通道显示的是间隙传感器的输出波形。从该图可以看出二者之间的对应关系:传感器输出信号上的噪声在每个p周期内出现两次,分别在p电平翻转(低-高,高-低)1μs之后开始出现,时间大约持续3μs.
该噪声是由功率管开关动作引起的,幅值很大是影响悬浮性能的主要噪声。它并不是白噪声,在时域上它是具有很大能量和一定宽度的脉冲,一旦被采样到,就会对控制性能产生较大影响,甚至会导致系统失控;在频域上,它的频谱分布在从低频到高频的较大范围内,一般的滤波方法对其无能为力。
通常采用多次采样取中间值的办法来消除强噪声的影响。这种方法在克服噪声方面是有效的,但存在两个缺点:(1)信号采集所需时间长,影响总的计算时间;(2)得出的信号序列不是等间隔的,无法对信号进行差分运算。这些缺点直接影响了控制器的设计,因而必须寻找新的解决途径。
如前所述,悬浮控制系统中强噪声出现的时刻与p波驱动信号密切相关。下面分析fpga中p波的产生机理。fpga中设置了两个计数器,计数器1(tm1)产生固定频率的脉冲,即p波的频率,系统中是20khz;计数器2(tm2)的计数值由dsp写入,对应p波的高电平宽度,即控制量。参照图4,当tm1计满时会同时触发下列动作:(1)p波的输出翻转为高电平,驱动igbt;(2)启动tm1从0开始计数;(3)启动tm2从0开始计数。而当tm2计满后,会触发p波的输出翻转为低电平,关断igbt。
从图4中可以看出两点:(2)对应tm1的计满脉冲p11、p12...的噪声是周期性的,且与p周期相同;(2)对应tm2的计满脉冲p21、p22...的噪声也是每个p周期出现一次,但由于tm2每次计数的值不同,噪声不是周期性的。
基于以上分析,本文提出了如下a/d要样算法:
(1)在每个p周期内对信号进行一次a/d采样。
(2)在fpga内设置第三个计数器tm3。
(3)当tm1的计满脉冲到来时,启动tm3从0开始计数。
(4)tm3的计数值设为5μs,用它的计满脉冲去启动a/d转换。
(5)a/d芯片完成转换后,通过中断通知dsp读取数据。
该算法的优点是:
(1)每个p周期采样一次信号,则采样频率为20khz。而磁悬浮控制系统的频带比较窄,ff system fsample成立,可见这样的采样频率充分满足控制的要求。
(2)p波的上升是周期性的,因而a/d芯片启动转换的时间也是周期性的,采样到的数据是等间隔的。
(3)a/d芯片max125有锁存功能,锁存模拟信号大约需要1μs,在算法中,锁存动作在p上升沿后的第5μs开始,第6μs结束。从图3可以看出,这个时间段内模拟信号上的强噪声已经消失,不会被采样到。这就是算法的核心思想——避开强噪声再进行采样。
那么,会不会出现由于p的有效电平持续时间过短,导致a/d采样到igbt关断动作产生的强噪声呢?存在这种可能。但这可以通过在控制算法中采取措施避免。当p波的高电平占空比小于50%的时候,电磁铁上没有电流。因此可以在控制算法中设定一个p波高电平占空比的下限,这里取30%。这样丝亮不会影响控制结果。p频率为20khz,则每个p周期最少输出15μs的高电平。而a/d芯片在p波翻转成高电平后的第5μs到第6μs之间进行信号获取,完全避开了igbt关断动作的影响。
3 算法实现
在fpga中设置一个定时器,设置计数周期为5μs。当p电平由低到高翻转时,启动计数器开始计数。计满5μs以后启动a/d转换。a/d转换完成以后通过中断通知dsp读取a/d转换的结果。具体设计见图5。
图5
fpga电路逻辑说明:
输入信号为p、data7..0、,输出信号为ad_start。其中p为频率20khz的p波,data7..0是dsp的低位数据总线,初始化的时候通过它向寄存器写入数值0x64(即十进制的100,1s 20mх100=5μs)