EDA数字时钟课程设计.doc

《EDA》课程设计
设计题目:数字时钟设计
系部:物理与电子工程学院
年级: 09 级
班级:09通信工程
姓名: 张继龙
学号:2009080212
日期:2011年12月01日
目录
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1时钟计数…………
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VHDL 程序设计仿真与分析……
(miao)VHDL 程序描述、仿真波形图及其分析……
(fen)VHDL 程序描述、仿真波形图及其分析……
(shi)VHDL 程序描述、仿真波形图及其分析……
4. 整点报时器(baoshi) VHDL 程序描述、仿真波形图及其分析
(fenpin)设计、仿真波形图及其分析……
(saomiao))VHDL 程序描述、仿真波形图及其分析……
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1设计实验目的:
熟练运用 VHDL 语言,完成数字时钟设计的软件编程、编译、综合、仿真,使用 EDA 实验箱,实现数字时钟的硬件功能。
2设计实验说明:
:分频器、扫描显示译码器、六十进制计数器(或十进制计数器与 6 进制计数器组成)、六十进制计数器(或十进制计数器与 6 进制计数器组成)、十二进制计数器(或二十四进制计数器)电路组成。在整个时钟中最关键的是如何获得一个精确的 1HZ 计时脉冲。
(12 或 24 进制任选)、分(60 进制)、秒(60 进制) 组成,利用扫描显示译码电路在六个数码管显示。
: 数字时钟组成及功能:
:用来产生 1HZ 计时脉冲; :对时进行计数 :对分和秒进行计数; :分别对秒十位和分十位进行计数; :分别对秒个位和分个位进行计数; :完成对 ;
:
、分、秒。
:具有对时、分、秒置数功能。
。
:
:完成时、分、秒的正确计时并且显示所计的数字;对秒、分 60 进制计数,即从 0 到 59 循环计数, 对时 24 进制计数, 即从 0 到 23 循环计数。
:手动调节分钟(setfen)、小时(setshi),高定平时有效, 可以对分、时进行进位调节,低电平时正常计数。这样可以对所设计的时钟的时间任意调。
:reset 为复位端,低电平时实现清零功能,高电平时正常计数。这样可以对所设计的时钟的时间进行清零处理。
:当分由 59 进位时,会在整点报时输出端输出高电平,此信号可以通过 LED 点亮检验。
VHDL 程序设计仿真与分析
1. (1)秒计数器(miao)VHDL 程序描述
library ieee;
use ;
use ;
entity miao is
port(
clk,reset,setfen:in std_logic;
enfen:out std_logic;
countmiao:out std_logic_vector(7 downto 0)
);
end miao;
architecture fun of miao is
signal count:std_logic_vector(7 downto 0);
signal enfen_1,enfen_2:std_logic;
begin
countmiao<=count;
enfen_2<=(setfen and clk);
enfen<=(enfen_1 or enfen_2);
process(clk,reset,setfen)
begin
if(reset='0')
then count<="00000000";
enfen_1<='0';
elsif(clk'event and clk='1')
then if(count(3 downto 0)="1001")
then if(count<16#60#)
then if(count="0101