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计算机组成原理实验(四)
第七章 PLD部件实验
总线传输实验
运算器部件实验
存储部件实验
总线传输实验
1. 实验器材
FD-CES实验仪一台,PLD实验板一块。
2. 实验要求
把两个数据分别写入74373和74374中,
再使用RAM作中间单元来交换这两个数据。
3. 实验框图
见图1。
图1 总线传输实验框图
4. 实验原理
本实验中,M、BUF位于实验仪内,M为
6116RAM,IAB10~IAB0为它的地址线(IAB10
应等于0),RC为有效“读信”号,WC为有效“写入”
信号,BUF为74245,在按下实验仪的控制台的
STEP键后,LED数码管的小数点亮,这时RF=0,
允许74245,DIR控制74245导通方向:0为A->B
(读出RAM),1为B->A(写入RAM)。IDB7~IDB0
为实验仪的内部总线,可接Ll5~L8来显示IDB的数
据。
74244为8位三态门,OE=0时,把K7~K0的数
据输入到IDB上。
74377为8位D触发器,CK为上跳有效时钟,EN
为允许输入(恒接为0),它的输出接L8~Ll5。
74373为8位带三态透明锁存器,GT为接数门控
端,OE为输出控制,OE=0时锁存器输出至IDB。
74374为8位D触发器,CK为电平上跳有效接数
时钟,OE为输出控制,OE=0时74374输出至IDB。

在使用PLD实验板完成本实验时,需注意以下几
个问题:
(1). 读入ispLSI2096部件实验引脚定义表。
(2). 需定义U244A0~A7、U374Q0~Q7、
U377Q0~Q7、U373Q0~Q7和它们的控制信号
U244OE、U374CK、U374OE、U373OE、
U377CK、U377EN为内部NODE。
(3). 74377、74374等D触发器,需定义它
们的NODE为REG类型(ISTYPE‘REG')。
(4). 对D触发器,需定义D端输人和时钟输
入的表达式,例对74374可如下定义:
[U374Q0...U374Q7]=[IDB0...IDB7];
[U374Q0...U374Q7].CLK=U374CK;
(5). 对于透明锁存器,需定义它为组合
电路,例对一位锁存器,设输入为D,输出
为Q,门控端为G,可如下定义:
Q = G & D # ! G & Q ;
即G=1时,Q=D; G=0时,Q保持不变。
(6). 对于PLD芯片(例ispLSI2096),它仅允许在
引脚PIN上有三态门,而内部NODE不能有三态门。
为此,对本实验的74244、74373、74374的三组
8位三态门可连成一组,接于PIN、IDB0~IDB7上,
它们的三态门的允许端由U244OE、U373OE、
U374OE控制,其中有一个为0即允许IDB的三态门,
使用一个多路开关来选择7424、74373、74374之
一,具体由U244OE、U373OE、U374OE决定哪一
个可输出至IDB。可如下定义: