EDA技术3.ppt

EDA技术
工商学院电信系彭敏
第三章硬件描述语言VHDL

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VHDL:
VHSIC(very high speed integrated circuit)
Hardware
Description
Language
中南民大工商学院电信系

80年代初由美国国防部在实施超高速集成电路(VHSIC)项目时开发的。
1987年由IEEE协会批准为IEEE工业标准,称为IEEE1076~1987。
各EDA公司相继推出支持VHDL的设计环境。
1993年被更新为93标准,即IEEE1076~1993。进一步提高抽象描述层次,扩展系统描述能力。
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1)VHDL打破软、硬件的界限
传统的数字系统设计分为:
硬件设计(硬件设计人员)
软件设计(软件设计人员)
是电子系统设计者和EDA工具之间的界面。
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2)VHDL与C、C++的比较:
C、C++代替汇编等语言
VHDL代替原理图、逻辑状态图等
EDA工具及HDL的流行,使电子系统向集成化、大规模和高速度等方向发展。
美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL进行设计。
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3)VHDL与电原理图描述的比较:
VHDL具有较强的抽象描述能力,可进行系统行为级别的描述。描述更简洁,效率更高。
VHDL描述与实现工艺无关。

电路原理图描述必须给出完整的、具体的电路结构图,不能进行抽象描述。描述繁杂,效率低。
电路原理图描述与实现工艺有关。
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①VHDL具有强大的语言结构,系统硬件描述能力强、设计效率高;具有较高的抽象描述能力。
如:一个可置数的16位计数器的电路原理图:
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用VHDL描述的可置数16位计数器:
Library ieee;
Use ;
Use ieee. ;
t16b is
port(clk,clr,en,load:in std_logic;
din:in std_logic_vector(15 down to 0);
dout:out std_logic_vector(15 down to 0);
t16b;
Architecture rtl t16b is
siganal count16:std_logic_vector(15 down to 0);
Begin
dout<=count 16;
Process(clk,clr,en,load)begin
if(clr=‘1’) then count16<=(others=>’0’);
elseif(load=‘1’) then count16<=din;
elseif(clk’event and clk=‘1’) then
if(en=‘1’) then count16<=count16+1;
end if;
end if;
end process;
End rtl;
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②VHDL语言可读性强,易于修改和发现错误。
③VHDL具有丰富的仿真语句和库函数,可对VHDL源代码进行早期功能仿真,有利于大系统的设计与验证。
④VHDL设计与硬件电路关系不大。
⑤VHDL设计不依赖于器件,与工艺无关。
⑥移值性好。
⑦VHDL体系符合TOP-DOWN和CE(并行工程)设计思想。
⑧上市时间快,成本低。
⑨易于ASIC实现。
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VHDL:
具有较强的系统级抽象描述能力,适合行为级和RTL级的描述。设计者可不必了解电路细节,所作工作较少,效率高。但对综合器的要求高,不易控制底层电路的生成。IEEE标准,支持广泛。
RTL:Register translate level
行为级
RTL级
门电路级
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