EDAVerilogHDL试题.docx

一、填空题(10分,每小题1分)用EDA技术进行电子系统设计的目标是最终完成的设计与实现。可编程器件分为和。随着EDA技术的不断完善与成熟,的设计方法更多的被应用于VerilogHDL设计当中。目前国际上较大的PLD器件制造公司有和公司。完整的条件语句将产生电路,不完整的条件语句将产生电路。阻塞性赋值符号为,非阻塞性赋值符号为。二、选择题(10分,每小题2分)大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是。;;,在每次上电后必须进行一次配置;,MAX7000系列属FPGA结构。基于EDA软件的FPGA/CPLD设计流程为:原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试。正确的是。①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚 A.③① B.①⑤ C.④⑤ D.④②子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法A.①③⑤ B.②③④C.②⑤⑥ D.①④⑥下列标识符中,__________是不合法的标识符。 ,不属于并行语句的是: 、EDA名词解释(10分)写出下列缩写的中文含义:ASIC: RTL: FPGA:SOPC:CPLD:LPM:EDA:IEEE:IP:ISP:        四、简答题(10分)简要说明仿真时阻塞赋值与非阻塞赋值的区别(本题4分)。?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?(本题6分)五、程序注解(20分,每空1分)moduleAAA(a,b); outputa; input[6:0]b;reg[2:0]sum;integeri;rega;always@(b)beginsum=0;for(i=0;i<=6;i=i+1) if(b[i])sum=sum+1;if(sum[2])a=1;elsea=0;endendmodule本程序的逻辑功能是:。四、VerilogHDL语言编程题(1、2小题10分,3小题20分)要求:写清分析设计步骤和注释。试用VerilogHDL描述一个带进位输入、输出的8位全加器。端口:A、B为加数,CI为进位输入,S为和,CO为进位输出编写一个带异步清零、异步置位的D触发器。端口:CLK为时钟,D为输入,CLK为清零输入端,SET为置位输入端;Q输出端。设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下:输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端,DIN:置位数据端;输出端口:COUT:进位输出端,DOUT:计数输出端。一、填空题(每空2分,共20分)ASICFPGA和CPLD。自顶向下Altera和Xilinx组合时序=<=二、选择