基于FPGA的FIR数字低通滤波器的IP核设计.doc

1 系统设计
设计要求
设计并制作一个数字幅频均衡功率放大器。该放大器包括前置放大、带阻网络、数字幅频均衡和低频功率放大电路,其组成框图如图1所示。
数字幅频均衡功率放大器组成框图
总体设计方案

(1)整体方案选择方案
方案一:模拟式幅频均衡功率放大器
输入信号经过前置放大并经过带阻网络后,信号的幅度将按照频率的不同而衰减。为了达到均衡幅频,在带阻网络之后连反向带阻网络,叠加后即可实现幅频均衡。最后将幅频均衡信号通过低频功放。模拟式均衡功率放大器避免了大量的软件编程,但是性能不稳定,而且不符合本题目的数字幅频均衡的任务要求。
方案二:基于DSP的数字幅频均衡功率放大器
该方案利用DSP对放大、带阻后的信号进行数字处理,A/D采样之后利用FFT对幅值进行乘法补偿,然后进行IFFT转换成时域,再用D/A转换为模拟量,最后利用低频功放进行功率放大。DSP拥有FFT、IFFT、浮点运算等IP核,可以直接调用,减轻了软件部分的工作量。但是DSP造价高,兼容性较差。
方案三:基于FPGA的数字幅频均衡功率放大器
信号经前置放大、带阻网络后,可对其进行A/D采样,然后利用FFT转换到频域后对各频率的幅值进行补偿,再利用IFFT进行反变换,经D/A 转换成模拟量,然后进行低频功率放大。本方案利用FPGA进行数字处理以实现幅频均衡。这种方法成本低,效果好。
鉴于任务要求和实际情况,权衡以上三种方案,本设计采取方案三:基于FPGA的数字幅频均衡功率放大器。
(2)前置放大的方案设计与选择
方案一:利用两级OP07 放大,OP07 放大倍数较高,且元件易购得。但是OP07在频率大约超过10kHz时增益随频率的变化而变化。
方案二:AD603与NE5532 级联放大。AD603增益高且稳定,NE5532 噪声低,在20Hz-20kHz内增益稳定。
方案选择:对于任务要求,前置放大器应该放大倍数足够大,在20Hz-20kHz的频带内增益稳定。另外,鉴于输入信号为有效值小于10mV的小信号,放大器应考虑噪声影响。方案一中OP07在频率范围内增益不够稳定。方案二可以获得较高的增益,且噪声较小,增益稳定,符合系统要求。故选用方案二。
(3)A/D采样电路、D/A转换电路的选择
根据采样定理,和信号的最高频率 fsmax=20kHz,求得采样频率fc > 2fmax,即fc必须大于40kHz。对应采样最小时间T=1/ fc=25 (ns),我们考虑了AD7810和MAX148,经过对性能的分析比较,设计选择了转换速度快,转换精度高的MAX148。实现IFFT信号模拟输出需要经过D/A转换电路。选择时考虑了DAC0808和TLC5615两款芯片。经过实际分析和性能比较,TLC5615可达到10位转换,串行输出,外围电路简单。所以本系统选择TLC5615。
(5)低频功率放大器电路的设计和选择
功率放大器分为甲类、乙类、甲乙类、丙类、丁类放大器。通常运用的放大器中效率比较:η甲< η甲乙< η乙< η丙< η丁
常用的放大器中理想情况下甲类放大器的最高效率为50%,%,丙类功放的最高频率可达85%-90%。但丙类功放要求特殊形式负载,不适用低频,而甲类放大器达不到效率≥60%的系统要求。所以本系统选择使用乙类放大器作为低频功放。实际设计时在电路中引入了反馈电路,试性能有了较好的改善。由于不能使用MOS集成功率模块,本设计使用晶体管二极管和分立的大功率MOS管等元件搭建了引入反馈的乙类推挽功率放大器。
系统组成
经过以上各方面的方案论证与分析比较,本设计采用基于FPGA数字幅频均衡功率放大器的方案。。系统分为前置放大器、带阻网络、FPGA数字处理模块、功率放大器模块。前置放大器使用AD603和NE5532级联放大,阻带网络按题目说明焊接,得到频域值,数字幅频均衡部分使用FPGA技术,先用MAX148进行采样,再利用FFT原理进行幅频补偿,然后进行IFFT,经D/A转换得到信号时域模拟量,再通过功率放大电路完成功率放大。
FFT
幅值补偿
AD603、NE5532级联 MAX148带阻
网络
A/D转换
前置
放大器
Vi V1 V2

FPGA数字处理部分
IFFT
D/A
转换
功率放大器
输出信号 Vo RL V3
图 基于FPGA的数字幅频均衡功率放大器系统框图
2 单元硬件电路设计
前置放大的设计
题目要求输入信号有效值小于10mV,电压放大倍数不小于400倍,增益
A(dB)=20 lg400=(dB),而输入信号频