MODESLsim仿真使用说明.doc

Forpersonaluseonlyinstudyandresearch;。它支持Verilog、VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿真器之一。对于初学者,modelsim自带的教程是一个很好的选择,在Help->SEPDFDocumentation->、从低级到高级详细地讲述了modelsim的各项功能的使用,简单易懂。但是它也有缺点,就是它里面所有事例的初期准备工作都已经放在example文件夹里,直接将它们添加到modelsim就可以用,它假设使用者对当前操作的前期准备工作都已经很熟悉,所以初学者往往不知道如何做当前操作的前期准备。,ModelsimSE同样需要合法的License,。解压安装工具包开始安装,安装时选择Fullproduct安装。当出现InstallHardwareSecurityKeyDriver时选择否。当出现AddModelsimToPath选择是。出现ModelsimLicenseWizard时选择Close。!!!!安装路径不能有空格!!!不要装在d:\programfiles\下,否则有可能自动调用时出现找不到d:\program的情况 在C盘根目录新建一个文件夹flexlm,,然后复制到该文件夹下。最好这样,我曾经放在D:\altera\\。右键点击桌面我的电脑图标,属性->高级->环境变量->(系统变量)新建。按下图所示内容填写,变量值内如果已经有别的路径了,请用“;”将其与要填的路径分开。LM_LICENSE_FILE=c:\flexlm\ ,下面先具体介绍一下两者的区别。,主旨在于验证电路的功能是否符合设计要求,其特点是不考虑电路门延迟与线延迟,主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的,,是指电路已经映射到特定的工艺环境以后,综合考虑电路的路径延迟与门延迟的影响,验证电路能否在一定时序条件下满足设计构想的过程,是否存在时序违规。其输入文件为从布局布线结果中抽象出来的门级网表、Testbench和扩展名为SDO或SDF的标准时延文件。SDO或SDF的标准时延文件不仅包含门延迟,还包括实际布线延迟,能较好地反映芯片的实际工作情况。一般来说后仿真是必选的,检查设计时序与实际的FPGA运行情况是否一致,确保设计的可靠性和稳定性。:建立库并