EDA 第4章.ppt

EDA 技术实用教程
第 4 章
VHDL设计初步
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VHDL设计初步
本章通过简单、完整的VHDL设计实例,使大家初步了解用VHDL表达和设计电路的方法,并对相关的语法现象和语句规则有初步的认识。
采用针对工程的讲解方法,迅速从整体上把握VHDL程序的基本结构和设计特点,使快速入门。
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多路选择器的VHDL描述
HD河南大学
2选1多路选择器的VHDL描述
图4-1 mux21a实体
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多路选择器的VHDL描述
HD河南大学
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图4-2 mux21a结构体
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VHDL的基本模块结构
一个设计实体由一个实体说明和一个结构体组成,基本类型结构为:
器件A
设计实体
实体说明
结构体

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VHDL的基本模块结构
结构体:描述电路器件的内部逻辑功能或电路结构。
实体:描述了电路器件的外部情况及各信号端口的基本性质,如信号流动的方向,流动在其上的信号结构方式和数据类型等。
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多路选择器的VHDL描述
HD河南大学
2选1多路选择器的VHDL描述
【例4-1】
ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y <= a WHEN s = '0' ELSE b ;
END ARCHITECTURE one ;
实体
结构体
信号传递的方式
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多路选择器的VHDL描述
HD河南大学
2选1多路选择器的VHDL描述
【例4-2】
ENTITY mux21a IS
PORT ( a, b : IN BIT;
s : IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
SIGNAL d,e : BIT;
BEGIN
d <= a AND (NOT S) ;
e <= b AND s ;
y <= d OR e ;
END ARCHITECTURE one ;
布尔方程的方式
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多路选择器的VHDL描述
HD河南大学
2选1多路选择器的VHDL描述
【例4-3】
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = '0' THEN
y <= a ; ELSE
y <= b ;
END IF;
END PROCESS;
END ARCHITECTURE one ;
IF-THEN-ELSE的方式
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多路选择器的VHDL描述
HD河南大学
2选1多路选择器的VHDL描述
图4-3 mux21a功能时序波形
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