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实验二逻辑门系列一、实验目的熟悉并掌握简单的VHDL程序的基本结构。二、实验内容分别设计并实现或门、与非门、异或门的VHDL模型。三、实验仪器ZY11203E型实验箱通用编程模块,配置模块,开关按键模块,LED显示模块。四、实验原理1、ate):在该模型中计算两个输入信号in1和in2的逻辑或,输出结果为out1,逻辑表达式为out1=in1ORin2。下面将给出二输入或门的VHDL模型:libraryieee;;entitymyor2isport(in1,in2:instd_logic;out1:outstd_logic);endmyor2;architecturearc_dfofmyor2isbeginout1<=in1orin2;endarc_df;2、二输入与非门(NANDGate)在该模型中计算两个输入信号in1和in2的逻辑与非,输出结果为out1,逻辑表达式为out1=in1NANDin2。下面将给出二输入与非门的VHDL模型:libraryieee;;entitymynand2isport(in1,in2:instd_logic;out1:outstd_logic);endmynand2;architecturearc_dfofmynand2isbeginout1<=in1NANDin2;endarc_df;3、二输入异或门(XORGate):在该模型中计算两个输入信号in1和in2的逻辑异或,输出结果为out1,逻辑表达式为out1=in1XORin2。下面将给出二输入异或门的VHDL模型:libraryieee;;entitymyxor2isport(in1,in2:instd_logic;out1:outstd_logic);endmyxor2;architecturearc_dfofmyxor2isbeginout1<=in1xorin2;endarc_df;五、实验步骤1、针对二输入或门的VHDL设计,采取如下实验步骤:(1)新建一个文件夹,如D:\liulicai。(2)选择编辑文件类型为VHDLFile。(3)输入实验原理中或门的VHDL源程序。(4)将编辑的VHDL源程序文件存盘,如存于D:\liulicai,并且存盘文件名应该与实体名一致,。(5)创建工程①打开并建立新工程管理窗口,此处工程名最好与实体名一致,如myor2。②将设计文件加入工程中,①步所建的工程中。③选择目标芯片,如ACEX1K系列中的EP1K30QC208-2芯片。④工具设置,这里选择使用QuartusⅡ,具体包括用于选择输入的HDL类型和综合工具;用于选择仿真的工具;用于选择时序分析的工具。⑤结束设置(6)全程编译前约束项目设置①选择FPGA目标芯片,如ACEX1K系列中的EP1K30QC208-2芯片。②选择配置器件的工作方式。③选择配置器件和编程方式。④选择目标器件引脚端口状态。⑤对双功能引脚进行设置。(7)全程综合与编译。[全程综合编译通过后可以查看生成的对应RTL电路图](8)仿真测试。针对全程编译通过后的工程,