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EDA试题库建设[70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。]基础题部分填空题(140空)(CAD)、(CAE)和(EDA)三个阶段。(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。(仿真),检查设计文件是否正确。,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。+PLUS的文本文件类型是(.VHD)。,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。(实体名)相同,否则无法通过编译。(文本输入方式)、(图形输入方式)、(波形输入方式)。,(实体)和(结构体)是两个必须的基本部分。(HDL综合器)。13、VHDL的数据对象分为(常量)、(变量)和(信号)3类。14、VHDL的操作符包括(算术运算符)和(符号运算符)。15、常用硬件描述语言有(VerilogHDL)、(AHDL)以及(VHDL)。16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。17、VHDL同或逻辑操作符是(XNOR)。18、原理图文件类型后缀名是(.GDF),VerilogHDL语言文本文件类型的后缀名是(.V)。19、十六进制数16#E#E1对应的十进制数值是(224)。20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。21、VHDL不等于关系运算符是(/=)。22、STD_LOGIC_1164程序包是(IEEE)库中最常用的程序包。(硬件描述语言)进行电路设计的方式。(vhdl)和(verilog)。,是基于(芯片)的设计或称之为(自底向上)的设计。,产生了目前最常用的并称之为(自顶向下)的设计法。(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。(综合器)。+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。+plusII集成环境下,执行原理图输入设计方法,应选择(blockdiagram/Schematic)命令方式。+plusII集成环境下,执行文本输入设计方法,应选择(.vhd)方式。32.\maxplus2\max2lib\prim是MAX+plusII(基本)元件库,其中包括(门电路)、(触发器)、(电源)、(输入)、(输出)等元件。33.\maxplus2\max2lib\mf是函数元件库,包括(加法器)、(编码器)、(译码器)、(数据选择器数据)、(移位寄存器)等74系列器件。(编译),检查设计文件是否正确。+plusII集成环境下可以执行(生成元件)命令,为通过编译的图形文件产生一个元件符号。这个元件符号可以被用于其他的图形文件设计,以实现(多层次)的系统电路设计。+p1usIl的“TimlngAnalyzer”命令,可以设计电路输入与输出波形间的(延时量)。(端口映射)。+plusII的波形文件类型是(.swf)。(子项目)或者若干个(层次)来完成的。先从(顶层)的电路设计开始,然后在(顶层)的设计中逐级调用(底层)的设计结果,直至实现系统电路的设计。(实体中)中。(结构体)。(结构体)。(不敏感)。44